闪速存储器及其读取电路制造技术

一种闪速存储器及其读取电路，所述闪速存储器读取电路包括：读取单元，用于接收时钟信号和控制信号，从所述闪速存储器的闪速存储阵列中读取数据，产生数据信号；同步单元，用于对所述时钟信号进行延时锁定，产生同步时钟信号，所述同步时钟信号与所述数据信号同步。本发明专利技术改善了闪速存储器的读取时序，保证了闪速存储器主控电路能够正确锁存数据信号。

【技术实现步骤摘要】

本专利技术涉及闪速存储器
，尤其涉及一种闪速存储器及其读取电路。
技术介绍
随着半导体技术的发展，各种闪速存储器(flash memory)广泛应用于电子系统中。根据闪速存储器的接口类型，可以将其划分为同步闪速存储器(synchronous flash memory)和异步闪速存储器(asynchronous flash memory)，其中同步闪速存储器的接口电路接收主控电路(controller)的时钟信号和控制信号，同步产生相应的数据信号，所述数据信号和主控电路的时钟信号是基本同步的；而异步闪速存储器的接口电路仅接收主控电路产生的控制信号，并产生相应的数据信号，因此异步闪速存储器产生的数据信号与主控电路的时钟信号之间在时序上是异步的。图1示出了现有技术的同步闪速存储器的读取周期的信号时序图，图1中时钟信号CLK的有效沿为上升沿，在第一时钟周期T0，控制信号COMMAND为读信号READ，进入闪速存储器的读周期；在第二时钟周期Tl和第三时钟周期T2中，所述控制信号COMMAND都为空操作Ν0Ρ，同时，经过译码、存储阵列读取等一系列延时后，在第三时钟周期T2中，数据信号 DQ产生有效数据DATA。外部的闪速存储器主控电路使用所述时钟信号CLK(具体为第三时钟周期T2的上升沿)来锁存数据信号DQ，但是由于电路内部的各种延时，现有技术的同步闪速存储器的读取电路产生的数据信号DQ与时钟信号CLK并非完全同步，数据信号DQ的保持时间tQH(即第三时钟周期T2的上升沿至有效数据DATA失效的时间)可能会较短，此外，由于时钟信号CLK也往往会存在偏斜(skew)，导致闪速存储器的读取时序较难满足，即外部的闪速存储器主控电路可能无法在保持时间期间正确锁存有效数据DATA。关于闪速存储器读取电路的更多说明，请参考专利号为ZL0213(^68. 5的中国专利。
技术实现思路
本专利技术解决的问题是提供一种闪速存储器及其读取电路，改善闪速存储器的读取时序。为解决上述问题，本专利技术提供了一种闪速存储器读取电路，包括读取单元，用于接收时钟信号和控制信号，从所述闪速存储器的闪速存储阵列中读取数据，产生数据信号；同步单元，用于对所述时钟信号进行延时锁定，产生同步时钟信号，所述同步时钟信号与所述数据信号同步。可选的，所述同步时钟信号为差分信号。可选的，所述同步单元包括可变延时器，用于对所述时钟信号进行延时，产生第一延时时钟信号，所述延时的时间与延时控制信号关联，所述第一延时时钟信号作为所述同步时钟信号输出；数据延时跟踪器，对所述第一延时时钟信号延时一预设时间后，产生第二延时时钟信号，所述预设时间跟踪所述控制信号的读周期中所述时钟信号的有效沿至产生所述数据信号的延时；相位比较器，对所述时钟信号和第二延时时钟信号进行相位比较，产生所述延时控制信号，所述延时控制信号与所述时钟信号和第二延时时钟信号的相位差相关联。可选的，所述读取单元还用于产生读取信号，当所述数据信号有效时，所述读取信号为有效电平，否则为无效电平，所述同步单元包括可变延时器，用于在延时控制信号的控制下对所述时钟信号进行延时，产生第一延时时钟信号，所述延时的时间与延时控制信号关联；数据延时跟踪器，用于对所述第一延时时钟信号延时一预设时间后，产生第二延时时钟信号，所述预设时间跟踪所述控制信号的读周期中所述时钟信号的有效沿至产生所述数据信号的延时；相位比较器，用于对所述时钟信号和第二延时时钟信号进行相位比较，产生所述延时控制信号，所述延时控制信号与所述时钟信号和第二延时时钟信号的相位差相关联；时钟控制器，用于在所述读取信号为有效电平时，将所述第一延时时钟信号作为所述同步时钟信号输出。可选的，所述时钟控制器包括D触发器，D输入端输入所述读取信号，时钟输入端输入所述第一延时时钟信号；与门，一输入端连接所述D触发器的输出端，另一输入端接收所述第一延时时钟信号，输出端产生所述同步时钟信号。可选的，所述数据延时跟踪器包括至少一个逻辑门。为解决上述问题，本专利技术提供了一种闪速存储器，包括闪速存储阵列；上述的闪速存储器读取电路；闪速存储器主控电路，用于向所述闪速存储器读取电路提供时钟信号和控制信号，接收所述闪速存储器读取电路产生的数据信号和同步时钟信号，并使用所述同步时钟信号锁存所述数据信号。与现有技术相比，本技术具有以下优点本技术方案的闪速存储器读取电路在产生数据信号的同时，产生与数据信号完全同步的同步时钟信号，相应的闪速存储器主控电路采用所述同步时钟信号来锁存数据信号，改善了闪速存储器读取时序，使其读取时序更容易满足，保证了闪速存储器主控电路能够正确锁存数据信号。附图说明图1是现有技术的一种同步闪速存储器的读取周期的信号时序示意图；图2是本专利技术实施例的闪速存储器的结构示意图；图3是图2所示结构中的闪速存储器读取电路中的同步单元的结构示意图；图4是图3所示结构中的时钟控制器的一种结构示意图；图5是本专利技术的一个实施例的闪速存储器的读取周期的信号时序示意图6是本专利技术的另一实施例的闪速存储器的读取周期的信号时序示意图。 具体实施例方式为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本专利技术的具体实施方式做详细的说明。现有技术的同步闪速存储器在读取过程中，使用统一的时钟信号来产生数据信号，相应的闪速存储器主控电路在读取过程中采用相同的时钟信号来锁存所述数据信号， 由于所述数据信号与时钟信号并不完全同步，使得读取时序较难满足，可能导致闪速存储器主控电路无法正确锁存该数据信号。本专利技术的技术方案的闪速存储器读取电路在产生数据信号的同时，生成与数据信号完全同步的同步时钟信号，相应的闪速存储器主控电路使用所述同步时钟信号来锁存数据信号，从而保证其能够正确锁存数据信号。图2是本专利技术实施例的闪速存储器的结构示意图，如图2所示，包括闪速存储阵列10 ；闪速存储器读取电路11，用于从所述闪速存储阵列10中读取数据，并产生数据信号 DQ和同步时钟信号DQS ；闪速存储器主控电路14，用于向所述闪速存储器读取电路11提供时钟信号CLK，接收所述闪速存储器读取电路11产生的数据信号DQ和同步时钟信号DQS， 并采用所述同步时钟信号DQS对所述数据信号DQ进行锁存，进行进一步处理。所述闪速存储阵列10为同步闪速存储阵列(synchronous flash memoryarray)。所述闪速存储器主控电路14的结构与现有技术的结构类似，用于向所述闪速存储器读取电路11提供时钟信号CLK，以及接收数据信号DQ，区别为还接收所述闪速存储器读取电路11产生的同步时钟信号DQS，并使用所述同步时钟信号DQS来锁存数据信号DQ。所述闪速存储器读取电路11包括读取单元12和同步单元13。其中，所述读取单元12接收时钟信号CLK和控制信号COMMAND，从所述闪速存储阵列10中读取数据，产生数据信号DQ。本实施例中，所述时钟信号CLK和控制信号COMMAND都由所述闪速存储器主控电路14提供，所述控制信号COMMAND包括地址、读/写使能信号等。另外，本实施例中的读取单元12还产生读取信号RD，当所述数据信号DQ有效时，所述读取信号为有效电平，否则为无效电平。本实施例的读取单元12与现有技术的同步闪速存储器本文档来自技高网...

【技术保护点】
１．一种闪速存储器读取电路，其特征在于，包括：读取单元，用于接收时钟信号和控制信号，从所述闪速存储器的闪速存储阵列中读取数据，产生数据信号；同步单元，用于对所述时钟信号进行延时锁定，产生同步时钟信号，所述同步时钟信号与所述数据信号同步。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31