本发明专利技术提供一种在串行接口方式的存储器装置中抑制电路规模的增加的同时使数据的读出高速化的存储器装置。EEPROM(100)包括：存储数据的存储器单元阵列(10)；根据与时钟同步地串行输入的地址信号选择存储器单元阵列(10)的地址的行地址译码器(11)和列地址译码器(12)；与数据的各位对应地一个一个设置的读出放大器(SA0～SA5、SA_M0、SA_M1)；和与时钟同步地从顶端位起依次串行输出从这些读出放大器读出的数据的移位寄存器(15)。列地址译码器(12)通过在确定列地址信号的全部位之前，将顶端位的两个候补数据分别输入到两个读出放大器(SA_M0、SA_M1)，从而开始两个候补数据的读出。
【技术实现步骤摘要】
本专利技术涉及对数据进行串行输出的串行接口方式的存储器装置。
技术介绍
一般，在串行接口方式的存储器装置中，与外部时钟同步地，与外部时钟的上升沿同步地串行输入地址信号。并且，若地址信号的最终位与外部时钟的上升沿同步地被输入， 则通过读出放大器读出由该地址信号所决定的地址的数据，与该外部时钟的下降沿同步地，从顶端位起依次串行输出存储在存储器单元阵列中的数据。例如，在数据宽度为8位的存储器装置中，串行输出8位的数据。但是，在串行接口方式的存储器装置中，在其规格上，从地址信号的最终位的确定开始到数据输出开始为止，必须在1/2时钟的期间内读出顶端位的数据，读出的高速化存在界限。因此，存在如下的方法在输入了最终位的前一个位的地址信号的时刻，预读成为候补的两个地址量的数据。然后，在确定了地址信号的最终位之后，从预读的两个地址量的数据中输出与最终确定的地址对应的数据。此时，为了预读成为候补的两个地址量的数据， 与该两个地址量对应地设置了读出放大器(例如，参照专利文献1)。专利文献1JP特表2002-515628号公报但是，在以往的串行接口方式的存储器装置中，由于增设了作为预读的地址量的读出放大器，所以电路的规模变大，存在半导体芯片的尺寸增大的问题。
技术实现思路
因此，本专利技术的存储器装置的特征在于，包括存储器单元阵列，其存储数据；地址译码器，其根据与时钟同步地串行输入的地址信号，选择存储器单元阵列的地址；多个读出电路，与数据的各位对应地一个一个设置；以及移位寄存器，其与时钟同步地，从顶端位起依次串行输出从多个读出电路读出的数据，地址译码器通过在确定地址信号的全部位之前，将顶端位的多个候补数据分别输入到该候补数据的个数量的读出电路，从而开始多个候补数据的读出。根据本专利技术，在串行接口方式的存储器装置中，能够抑制电路规模的增加的同时实现数据读出动作的高速化。附图说明图1是表示本专利技术的第一实施方式的EEPROM的结构的图。图2是说明本专利技术的第一实施方式的EEPROM的动作的图。图3是说明本专利技术的第一实施方式的EEPROM的动作的时序图。图4是表示分裂栅(split gate)型的存储器单元的剖视图。图5是表示读出放大器的结构的图。图6是说明读出放大器的动作例子的信号波形图。图7是说明读出放大器的动作例子的时序图。图8是表示本专利技术的第二实施方式的EEPROM的结构的图。图9是说明本专利技术的第二实施方式的EEPROM的动作的时序图。图中10、10A-存储器单元区域；11-行地址译码器；12-列地址译码器；13、 13a 13d、14-选择器；15-移位寄存器；21-预充电部；22-读出部；22A-预读出放大器； 22B-主读出放大器；100、100A-EEPR0M;101-半导体基板；105-栅极绝缘膜；109-浮动栅 (floatinggate) ；109a_ 突起部；110-隧道绝缘膜；112-控制栅(control gate) ；113-漏极区域；114-源极区域；115-沟道区域；MBO MB5、MIXO MIX3-存储器模块；SAO SA5、 SA_M0 SA_M3-读出放大器；MCO、MCl-存储器单元；BLO、BLl-位线JL-字线；SL-电源 (source)线。具体实施例方式第一实施方式基于附图说明本专利技术的第一实施方式的串行接口方式的EEPROM(Electric ally Erasable PROM,电可擦除只读存储器)100。EEraOMlOO的结构基于附图1说明EEPR0M100的整体的结构。EEPR0M100包括存储器单元阵列10、 行地址译码器11、列地址译码器12、8个数据读出用的读出放大器SAO SA5、SA_M0、SA_ Ml、选择器13、14以及移位寄存器15而构成。列地址译码器12由第一列地址译码器12a、 第二列地址译码器12b构成。EEPR0M100具有8位数据宽度。与8位数据宽度对应地，存储器单元阵列10包括与8位数据107 100对应的8个存储器模块MBO MB5、MIX0、MIX1。数据107 100是以107 — 106 — 105 — 104 — 103 — 102 — 101 — 100的顺序被串行输出的数据。此时， 最高位的数据107成为顶端位的数据。存储器单元阵列10包括8个存储器模块MBO MB5、MIXO、MIXl。在存储器模块 MBO MB5中，分别配置有与数据100 105对应的存储器单元。相对于此，在存储器模块 MIX0、MIX1中，混合配置了与数据I06、ID7对应的存储器单元。即，在存储器模块MIXO中， 存储有最低位的列地址信号A0、与AO = 0对应的数据106 (A0 0)、以及与AO = 1对应的数据107 (A0 :1)。此时，列地址信号AO对应于在串行输入的列地址信号Ai中最后输入的位。另一方面，在存储器模块MIXl中，存储有与AO = 0对应的数据107 (A0 :0)、以及与AO = 1对应的数据106 (A0 1) ο与8个存储器模块MBO MB5、ΜΙΧ0、MIXl对应地一个一个设置8个读出放大器SAO SA5、SA_M0、SA_M1。在各存储器模块MBO MB5、MIX0、MIX1中，矩阵状配置多个存储器单元，但在图1 中，仅图示了与AO = 0对应的地址的存储器单元MCO和与AO = 1对应的地址的存储器单元MC1。例如，在存储器模块MIXl中，在存储器单元MCO中存储有数据107 (A0 :0)，在存储器单元MCl中存储数据106 (A0 1)。存储器单元MCO连接到字线WL和位线BL0，存储器单元MCl连接到字线WL和位线 BLl0此外，存储器单元MCO、MCl连接到共同的电源线SL。4行地址译码器11根据与外部时钟CLK同步地串行输入的行地址信号，从多个字线中，对一根字线输出H电平的信号，从而选择该字线。此外，列地址译码器12根据与外部时钟CLK同步地串行输入的M位的列地址信号 M (i = 0 n、M = n+1)，选择位线。此时，按照从最高位的地址信号An到最低位的地址信号AO的顺序，向列地址译码器12输入列地址信号Ai。若确定比最低位的列地址AO高1位的列地址信号Al，则第一列地址译码器1 选择所述位线BLO、BLl。这对于8个存储器模块MBO MB5、MIXO、MIXl是相同的。第二列地址译码器12b基于最低位的列地址信号AO的确定，对6个存储器模块 MBO MB5选择位线BLO、BLl中的任一个，并将选择出的位线连接到对应的读出放大器 SAO SA5的输入端。另一方面，第二列地址译码器12b对存储器模块MIXO、MIXl进行特征性的动作。即，第二列地址译码器12b在确定了列地址信号Al的时刻，将与存储器模块MIXl的 107 (AO 0)对应的位线BLO连接到读出放大器SA_M1的输入端，且将与存储器模块MIXO的 107 (AO 1)对应的位线BLl连接到读出放大器SA_M0的输入端。即，在确定最低位的列地址信号AO之前，将由Al为止的高位所决定的顶端位的两个候补数据107 (AO 0)、107 (AO 1)分别输入到读出放大器SA_M1、SA_M0，从而使读出放大器 SA_M1、SA_M0 工作。并且，本文档来自技高网...
【技术保护点】
１．一种存储器装置，其特征在于，包括：存储器单元阵列，其存储数据；地址译码器，其根据与时钟同步地串行输入的地址信号，选择所述存储器单元阵列的地址；多个读出电路，与所述数据的各位对应地一个一个设置；以及移位寄存器，其与所述时钟同步地，从顶端位起依次串行输出从所述多个读出电路读出的数据，所述地址译码器通过在确定所述地址信号的全部位之前，将顶端位的多个候补数据分别输入到该候补数据的个数量的读出电路，从而开始多个候补数据的读出。
【技术特征摘要】
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【专利技术属性】
技术研发人员：赖俊树，吉川定男，
申请(专利权)人：安森美半导体贸易公司，
类型：发明
国别省市：BM
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