阵列基板的结构及制造方法技术

本发明专利技术公开一种阵列基板的结构及制造方法，涉及显示技术领域，以解决CS电容中像素电极与公共电极之间距离较大，在CS充好电的情况下也不能保持控制液晶转向的电压恒定，使得液晶面板出现由于液晶两端电压变化所导致的灰阶异常问题，所述阵列基板包括基板，以及在基板上形成的栅极扫描线、数据扫描线、像素电极和第一薄膜晶体管，该第一薄膜晶体管的栅极与栅极扫描线相连、该第一薄膜晶体管的源极与数据扫描线相连、该第一薄膜晶体管的漏极与像素电极相连；还包括存储电容，所述存储电容的底电极与所述数据扫描线位于同一层面，所述存储电容的顶电极与所述像素电极位于同一层面。本发明专利技术实施例主要应用于显示领域，尤其适用于液晶显示面板。

【技术实现步骤摘要】

本专利技术涉及显示
，尤其涉及一种。
技术介绍
利用薄膜晶体管来产生电压以控制液晶转向的显示器，叫做薄膜晶体管液晶显示器(TFT LCD)。薄膜晶体管液晶显示器包括液晶面板，液晶面板的上下两层玻璃间夹着液晶形成了平行板电容器，称之为Clc (capacitor of liquid crystal)，它的大小约为0. IpF0 所述Q。用于保持控制液晶转型的电压，但在实际应用时，在薄膜晶体管TFT对Q充好电后到下一次TFT再对C^充电得时间段内，C^无法将电压保持住，使得电压发生变化，导致所显示的灰阶不正确。一般最常见的储存电容Cs (storage capacitor)架构有两种，分别是Cs on gate 与Cs on common这两种.这两种顾名思义就可以知道，它的主要差别就在于储存电容是利用gate走线或是common走线来完成的。其中，该Cs。n。。_n的通过像素电极和公用电极形成，所述像素电极与公共电极之间夹着栅极绝缘层和钝化层。在实现本专利技术的过程中，专利技术人发现，Cs on common这种架构的Cs电容中像素电极与公共电极之间距离较大，在Cs充好电的情况下也不能保持控制液晶转向的电压恒定， 使得液晶面板出现由于液晶两端电压变化所导致的灰阶异常问题。
技术实现思路
本专利技术的实施例提供一种，解决了 Cs电容中像素电极与公共电极之间距离较大，在Cs充好电的情况下也不能保持控制液晶转向的电压恒定，使得液晶面板出现由于液晶两端电压变化所导致的灰阶异常问题。为达到上述目的，本专利技术的实施例采用如下技术方案—种阵列基板，包括基板，以及在基板上形成的栅极扫描线、数据扫描线、像素电极和第一薄膜晶体管，该第一薄膜晶体管的栅极与栅极扫描线相连、该第一薄膜晶体管的源极与数据扫描线相连、该第一薄膜晶体管的漏极与像素电极相连；还包括存储电容，所述存储电容的底电极与所述数据扫描线位于同一层面，所述存储电容的顶电极与所述像素电极位于同一层面。具体的，所述存储电容的顶电极为所述像素电极，所述存储电容的底电极对应于所述像素电极的下半部分的边缘处，所述存储电容的底电极接有恒压电源。所述存储电容的底电极接有恒压电源的具体连接方式为所述底电极通过所述底电极上方的过孔连接到外围的公共电极电源上。进一步的，为了在优化Cs的电容容量的同时增加像素的开口率，所述存储电容的底电极为第一薄膜晶体管的漏极，所述存储电容的顶电极对应于所述第一薄膜晶体管的漏极，所述存储电容的顶电极独立于所述像素电极且所述顶电极接有恒压电源。 所述顶电极接有恒压电源的具体连接方式为所述顶电极通过该顶电极上设有的引线与外部电压输入端连接。进一步地，为了避免当所述存储电容的顶电极通过引线与外部电压输入端相连引入外部恒压时，所述外部恒压电源给所述存储电容提供的电压噪音较大的问题，达到在优化(；的电容容量、增加像素的开口率的同时减小所述存储电容引入外部电压的噪音目的， 所述阵列基板上还形成有第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述栅极扫描线连接；所述第二薄膜晶体管的源极与所述栅极扫描线连接；所述顶电极接有恒压电源的具体连接方式为所述顶电极与所述第二薄膜晶体管的漏极连接。可选的，所述第二薄膜晶体管位于所述栅极扫描线的上方，所述第二薄膜晶体管的栅极为所述栅极扫描线的一部分。所述顶电极与所述第二薄膜晶体管的漏极连接具体连接方式为所述顶电极通过所述第二薄膜晶体管的漏极上方的过孔连接。所述第二薄膜晶体管的源极与所述栅极扫描线连接具体连接方式为所述第二薄膜晶体管的源极上方形成有过孔；所述栅极扫描线上方形成有过孔；连接电极通过所述第二薄膜晶体管的源极上方的过孔和所述栅极扫描线上方的过孔将所述第二薄膜晶体管的源极与所述栅极扫描线连接起来。一种阵列基板的制造方法，包括在具有栅图案和绝缘层的基板上通过构图工艺形成有源层图案、数据扫描线、源极、漏极和存储电容的底电极，所述存储电容的底电极与所述数据扫描线位于同一层；在所述基板上沉积一层钝化层，通过掩膜构图工艺形成过孔； 在所述基板上沉积一层透明导电薄膜，通过掩膜构图工艺形成像素电极和存储电容顶电极，其中像素电极通过所述漏极上方的过孔和漏极连接，所述过孔位于所述漏极的上方。具体的，所述在具有栅图案和绝缘层的基板上通过构图工艺形成有源层图案、数据扫描线、源极、漏极和存储电容的底电极，包括在具有栅图案和绝缘层的基板上沉积有源层薄膜，通过掩膜构图工艺形成有源层图案；在具有栅图案、绝缘层和有源层图案的基板上沉积金属薄膜，通过掩膜构图工艺形成数据扫描线、源极、漏极和存储电容的底电极；所述在所述基板上沉积一层钝化层，通过掩膜构图工艺形成过孔，包括在所述基板上沉积一层钝化层，通过掩膜构图工艺在对应于所述底电极的两端上方形成过孔以及在所述漏极上方形成过孔；所述在所述基板上沉积一层透明导电薄膜，通过掩膜构图工艺形成像素电极和存储电容顶电极，包括在所述基板上沉积一层透明导电薄膜，通过掩膜构图工艺形成像素电极，其中位于底电极上方的像素电极构成存储电容的顶电极。进一步的，为了在优化Cs的电容容量的同时增加像素的开口率，所述在具有栅图案和绝缘层的基板上通过构图工艺形成有源层图案、数据扫描线、源极、漏极和存储电容的底电极，包括在具有栅图案和绝缘层的基板上沉积有源层薄膜和金属薄膜，通过灰色调或半色调构图工艺形成有源层图案、数据扫描线、源极和漏极，所述漏极同时也作为存储电容的底电极；所述在所述基板上沉积一层透明导电薄膜，通过掩膜构图工艺形成像素电极和存储电容顶电极，包括在所述基板上沉积一层透明导电薄膜，通过掩膜构图工艺形成像素电极和存储电容的顶电极，所述存储电容的顶电极独立于所述像素电极。且所述方法，还包括在所述存储电容的顶电极上形成有用于与所述外部电压输入端相连弓I线。进一步地，为了避免当所述存储电容的顶电极通过引线与外部电压输入端相连引入外部恒压时，所述外部恒压电源给所述存储电容提供的电压噪音较大的问题，达到在优化(；的电容容量、增加像素的开口率的同时减小所述存储电容引入外部电压的噪音目的， 所述在具有栅图案和绝缘层的基板上通过构图工艺形成有源层图案、数据扫描线、源极、漏极和存储电容的底电极，包括在具有栅图案和绝缘层的基板上沉积有源层薄膜，通过掩膜构图工艺在栅图案的栅极上方形成第一有源层，在所述栅图案的栅极扫描线上方形成第二有源层，所述第一有源层和所述第二有源层构成有源层图案；在具有栅图案、绝缘层和有源层图案的基板上沉积金属薄膜，通过掩膜构图工艺形成数据扫描线、第一源极、第一漏极、第二源极和第二漏极，所述第一漏极同时也作为存储电容底电极；所述在所述基板上沉积一层钝化层，通过掩膜构图工艺形成过孔，包括在所述基板上沉积一层钝化层，通过掩膜构图工艺形成第一漏极上方的过孔、第二漏极上方的过孔、第二源极上方的过孔和栅极扫描线上方的过孔；所述在所述基板上沉积一层透明导电薄膜，通过掩膜构图工艺形成像素电极和存储电容顶电极，其中像素电极通过所述过孔和漏极连接，包括在所述基板上沉积一层透明导电薄膜，通过掩膜构图工艺形成像素电极、存储电容的顶电极和连接电极，所述存储电容的顶电极对应于所述第一漏极且所述存储电容的顶电极通过第二漏极上方的过孔与所述第二漏极相连；所述连接电极通过本文档来自技高网...

【技术保护点】
１．一种阵列基板，包括基板，以及在基板上形成的栅极扫描线、数据扫描线、像素电极和第一薄膜晶体管，该第一薄膜晶体管的栅极与栅极扫描线相连、该第一薄膜晶体管的源极与数据扫描线相连、该第一薄膜晶体管的漏极与像素电极相连；其特征在于，还包括：存储电容，所述存储电容的底电极与所述数据扫描线位于同一层面，所述存储电容的顶电极与所述像素电极位于同一层面。

【技术特征摘要】

【专利技术属性】
技术研发人员：张弥，
申请(专利权)人：北京京东方光电科技有限公司，
类型：发明
国别省市：11