半导体器件的制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，该方法包括：在半导体衬底上依次形成栅极介质层、多晶硅层和刻蚀停止层；在所述刻蚀停止层上形成图案化硬掩膜层；以图案化硬掩膜层为掩膜，刻蚀所述刻蚀停止层形成图案化刻蚀停止层；以图案化硬掩膜层为掩膜，刻蚀所述多晶硅层和栅极介质层形成栅极，所述栅极包括图案化栅极介质层和图案化多晶硅层；在所述栅极侧壁和半导体衬底表面形成保护层；利用干法刻蚀方式去除所述图案化硬掩膜层。本发明专利技术可避免出现颈状缺陷，提高半导体器件的性能。

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，特别是涉及一种。
技术介绍
随着半导体制造技术的不断进步，作为衡量半导体制造技术工艺水平的栅极的线宽也越来越小，所述栅极的线宽已经能够做到65nm甚至更小。小的栅极线宽可以减小形成的半导体器件的驱动电压，进而减小功耗；并且，小的栅极线宽也可以使形成的半导体器件的尺寸减小，提高集成度，增加单位面积上的半导体器件的数量，进而降低生产成本。目前， 在互补金属氧化物半导体器件(CM0Q的制造过程中，制造栅极的优选材料是多晶硅，所述多晶硅具有特殊的耐热性以及较高的刻蚀成图精确性，业界通常采用对多晶硅进行预掺杂的方法来改善栅极的电阻率。具体请参考图IA 1D，其为现有的栅极制造方法的各步骤相应结构的剖面示意图。参考图IA所示，首先提供半导体衬底100，接着在所述半导体衬底100上依次形成栅极介质层110和多晶硅层120。对于CMOS器件中的NMOS和PMOS器件来说，对多晶硅进行预掺杂能够减小形成的栅极的电阻率，从而改善CMOS器件的阈值电压和驱动电流特性，提高CMOS器件的性能。以NMOS器件为例，通常采用掺杂了 N型杂质(例如磷)的多晶硅来制作栅极。参考图本文档来自技高网...

【技术保护点】
１．一种半导体器件的制造方法，包括：在半导体衬底上依次形成栅极介质层、多晶硅层和刻蚀停止层；在所述刻蚀停止层上形成图案化硬掩膜层；以图案化硬掩膜层为掩膜，刻蚀所述刻蚀停止层形成图案化刻蚀停止层；以图案化硬掩膜层为掩膜，刻蚀所述多晶硅层和栅极介质层形成栅极，所述栅极包括图案化栅极介质层和图案化多晶硅层；在所述栅极侧壁和半导体衬底表面形成保护层；利用干法刻蚀方式去除所述图案化硬掩膜层。

【技术特征摘要】

【专利技术属性】
技术研发人员：沈满华，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31