一种亚阈值锁存器制造技术

一种亚阈值锁存器，采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器；主、从锁存器中的反馈回路中设有传输门，从而使得本实用新型专利技术可以有效工作在亚阈值条件下。本实用新型专利技术具有较好的抗干扰能力，亚阈值锁存器功耗更低。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及亚阈值电路设计，为一种亚阈值工作区域下的锁存器，它可以在 200mV的电源电压下，在亚阈值条件下应对由于工艺偏差，阈值电压波动等不利因素而正常工作。
技术介绍
锁存器、寄存器是时序逻辑电路中必不可少的功能模块，其能否正常工作直接决 定着整个系统的稳定性，而随着系统低功耗的需求越来越显著，设计具有低功耗，高稳定性 的锁存器成为设计的一个关键所在，而这也往往是系统设计的一个技术瓶颈。其中，亚阈值 设计是当前超低功耗设计的热门。通过降低电源电压(Vdd)进入电路的亚阈值区域——Vdd 小于阈值电压(Vth)，使得系统工作在电路的亚阈值区，进而可以显著降低系统的动态、静态 功耗。但是，亚阈值电路在带来低功耗便利的同时，却也引入了许多附加问题。其中一个最 重要的问题是亚阈值条件下逻辑电路的工作稳定性问题。由于工艺偏差，阈值电压波动等 的影响，使得工作在亚阈值区的锁存器呈现以下一些问题1)主、从锁存器不能正常保存 数据；幻主、从锁存器不能输出足够的数据信号摆幅，以致后续逻辑无法识别；；3)本地时钟 不能产生足够的时钟信号摆幅等。对于普通的D锁存器来说，其最主要的失效是由于主、从锁存器不能正常保存数 据而导致的问题，这主要是由于阈值电压Vth的偏差引起的。
技术实现思路
本技术要解决的问题是亚阈值电路设计中，逻辑电路存在工作稳定性问题， 需要一种新的电路设计，实现锁存器在亚阈值状态下的稳定工作。本技术的技术方案为一种亚阈值锁存器，由七个反相器Il 17和四个 CMOS传输门Tl "Γ4组成，所述CMOS传输门均由一个NMOS管和一个PMOS管组成，两个晶 体管的源极相连并作为传输门的输入端，漏极相连并作为传输门的输出端，所述输入端和 输出端可以对调，两个晶体管的栅极分别作为传输门的控制极；所述亚阈值锁存器采用主、从锁存器结构，设有两个输入端，分别为数据输入端D 和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器II、12、13和CMOS传输门Tl、 T2组成，从锁存器由反相器14、15、16和CMOS传输门T3、T4组成，时钟输入端elk 一路连 接反相器17后分别输入主、从锁存器，一路直接输入主、从锁存器，主锁存器中，传输门Tl的NMOS管栅极与传输门T2的PMOS管栅极相连，并且与反 相器17的输出端相连，传输门Tl的PMOS管栅极与传输门T2的NMOS管栅极相连并且与 时钟输入端elk相连；数据输入端D作为主锁存器的输入端，连至反相器Il的输入端，反相 器Il的输出端连至传输门Tl输入端，传输门Tl的输出端连至反相器13的输入端，反相器 13的输出端一路连接到反相器12的输入端，另一路作为主锁存器的输出端，同时反相器12 的输出端连至传输门T2的输入端，然后传输门T2的输出端连至反相器13的输入端，构成由时钟输入端elk控制的主锁存器；从锁存器中，传输门T3的NMOS管栅极与传输门T4的PMOS管栅极相连，并且与时 钟输入端elk相连，传输门T3的PMOS管栅极与传输门T4的NMOS管栅极相连，并且与反相 器17的输出端相连，反相器14的输入端作为从锁存器的输入端，主锁存器的反相器13的 输出端连接，反相器14的输入端，反相器14输出至传输门T3的输入端，然传输门T3的输 出端连至反相器16的输入端，反相器16的输出端一路连接反相器15的输入端，另一路作 为从锁存器的输出，所述从锁存器的输出也就是整个亚阈值锁存器的输出端Q，同时反相器 15的输出端连接传输门T4的输入端，传输门T4输出端连接反相器16的输入端，构成由时 钟输入端elk控制的从锁存器。为了在亚阈值条件下可以正常工作，避免由于工艺偏差，阈值电压波动等引入的 主、从锁存器不能正常保存数据的问题，本技术的亚阈值锁存器电路采用了传输门切 断主锁存器或从锁存器的反馈环路的电路结构，从而使得本技术可以有效工作在亚阈 值条件下。与现有技术相比，本技术具有以下优点及显著效果(1)与传统的锁存器相比，本技术的亚阈值锁存器功耗更低。由于其可以正常 工作在亚阈值条件下，故其所消耗的功耗很低；(2)本技术具有较好的抗干扰能力，工作稳定性好，特别是在亚阈值条件下， 传统的锁存器受工艺波动以及阈值电压波动等的影响显著，极易导致锁存器失效而无法正 常保持数据，而本技术由于采用了新的电路结构，用受时钟控制的传输门来切断主锁 存器或从锁存器的反馈环路，从而可以在亚阈值条件下有效应对各种工艺波动，阈值电压 波动的影响，大大提高电路抗干扰的能力。附图说明图1是本技术亚阈值锁存器的电路结构图。图2是传统的D锁存器电路结构图。图3是传统锁存器和本技术的蒙特卡洛分析仿真结果，其中(a)图对应传统 的锁存器，(b)图对应本技术的电路。具体实施方式参看图1，本技术的亚阈值锁存器的电路结构由七个反相器Il 17和四个 CMOS传输门Tl "Γ4组成，所述CMOS传输门均由一个NMOS管和一个PMOS管组成，两个晶 体管的源极相连并作为传输门的输入端，漏极相连并作为传输门的输出端，所述输入端和 输出端可以对调，两个晶体管的栅极分别作为传输门的控制极；所述亚阈值锁存器采用主、从锁存器结构，设有两个输入端，分别为数据输入端D 和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器II、12、13和CMOS传输门Tl、 T2组成，从锁存器由反相器14、15、16和CMOS传输门T3、T4组成，时钟输入端elk 一路连 接反相器17后分别输入主、从锁存器，一路直接输入主、从锁存器，主锁存器中，传输门Tl的NMOS管栅极与传输门T2的PMOS管栅极相连，并且与反 相器17的输出端相连，传输门Tl的PMOS管栅极与传输门T2的NMOS管栅极相连并且与时4钟输入端elk相连；数据输入端D作为主锁存器的输入端，连至反相器Il的输入端，反相器 Il的输出端连至传输门Tl输入端，传输门Tl的输出端连至反相器13的输入端，反相器13 的输出端一路连接到反相器12的输入端，另一路作为主锁存器的输出端，同时反相器12的 输出端连至传输门T2的输入端，然后传输门T2的输出端连至反相器13的输入端，构成由 时钟输入端elk控制的主锁存器；从锁存器中，传输门T3的NMOS管栅极与传输门T4的PMOS管栅极相连，并且与时 钟输入端elk相连，传输门T3的PMOS管栅极与传输门T4的NMOS管栅极相连，并且与反相 器17的输出端相连，反相器14的输入端作为从锁存器的输入端，主锁存器的反相器13的 输出端连接，反相器14的输入端，反相器14输出至传输门T3的输入端，然传输门T3的输 出端连至反相器16的输入端，反相器16的输出端一路连接反相器15的输入端，另一路作 为从锁存器的输出，所述从锁存器的输出也就是整个亚阈值锁存器的输出端Q，同时反相器 15的输出端连接传输门T4的输入端，传输门T4输出端连接反相器16的输入端，构成由时 钟输入端elk控制的从锁存器。本技术的亚阈值锁存器电路的工作原理如下A，时钟输入端elk的时钟信号为低电平期间，主锁存器接受数据，从锁存器保持 上一周期的输出数据。当时钟信号为低电平时，传输门Tl和T4开启，传输门T2和T本文档来自技高网...

【技术保护点】
１．一种亚阈值锁存器，其特征是由七个反相器Ｉ１～Ｉ７和四个ＣＭＯＳ传输门Ｔ１～Ｔ４组成，所述ＣＭＯＳ传输门均由一个ＮＭＯＳ管和一个ＰＭＯＳ管组成，两个晶体管的源极相连并作为传输门的输入端，漏极相连并作为传输门的输出端，所述输入端和输出端可以对调，两个晶体管的栅极分别作为传输门的控制极；所述亚阈值锁存器采用主、从锁存器结构，设有两个输入端，分别为数据输入端Ｄ和时钟输入端ｃｌｋ，还设有一个输出端Ｑ，主锁存器由反相器Ｉ１、Ｉ２、Ｉ３和ＣＭＯＳ传输门Ｔ１、Ｔ２组成，从锁存器由反相器Ｉ４、Ｉ５、Ｉ６和ＣＭＯＳ传输门Ｔ３、Ｔ４组成，时钟输入端ｃｌｋ一路连接反相器Ｉ７后分别输入主、从锁存器，一路直接输入主、从锁存器，主锁存器中，传输门Ｔ１的ＮＭＯＳ管栅极与传输门Ｔ２的ＰＭＯＳ管栅极相连，并且与反相器Ｉ７的输出端相连，传输门Ｔ１的ＰＭＯＳ管栅极与传输门Ｔ２的ＮＭＯＳ管栅极相连并且与时钟输入端ｃｌｋ相连；数据输入端Ｄ作为主锁存器的输入端，连至反相器Ｉ１的输入端，反相器Ｉ１的输出端连至传输门Ｔ１输入端，传输门Ｔ１的输出端连至反相器Ｉ３的输入端，反相器Ｉ３的输出端一路连接到反相器Ｉ２的输入端，另一路作为主锁存器的输出端，同时反相器Ｉ２的输出端连至传输门Ｔ２的输入端，然后传输门Ｔ２的输出端连至反相器Ｉ３的输入端，构成由时钟输入端ｃｌｋ控制的主锁存器；从锁存器中，传输门Ｔ３的ＮＭＯＳ管栅极与传输门Ｔ４的ＰＭＯＳ管栅极相连，并且与时钟输入端ｃｌｋ相连，传输门Ｔ３的ＰＭＯＳ管栅极与传输门Ｔ４的ＮＭＯＳ管栅极相连，并且与反相器Ｉ７的输出端相连，反相器Ｉ４的输入端作为从锁存器的输入端，主锁存器的反相器Ｉ３的输出端连接，反相器Ｉ４的输入端，反相器Ｉ４输出至传输门Ｔ３的输入端，然传输门Ｔ３的输出端连至反相器Ｉ６的输入端，反相器Ｉ６的输出端一路连接反相器Ｉ５的输入端，另一路作为从锁存器的输出，所述从锁存器的输出也就是整个亚阈值锁存器的输出端Ｑ，同时反相器Ｉ５的输出端连接传输门Ｔ４的输入端，传输门Ｔ４输出端连接反相器Ｉ６的输入端，构成由时钟输入端ｃｌｋ控制的从锁存器。...

【技术特征摘要】

【专利技术属性】
技术研发人员：杨军，柏娜，吉新村，朱贾峰，黄凯，
申请(专利权)人：东南大学，
类型：实用新型
国别省市：84