三维半导体装置及其操作方法制造方法及图纸

本发明专利技术提供一种三维半导体装置及其操作方法，该三维半导体装置包括二维地布置在基底上的有源图案、三维地布置在有源图案之间的电极、三维地布置在由有源图案和电极限定的交叉点处的存储区域。每个有源图案用作用于电连接形成在距基底高度相同处的两个不同的存储区域的共用电流路径。

【技术实现步骤摘要】

本专利技术构思的实施例通常涉及半导体存储装置。更具体地讲，本专利技术构思的实施例涉及三维半导体装置和相关的操作方法。
技术介绍
在过去的几十年中，研究者对于半导体存储装置的性能、存储容量、成本进行着不断的改善。用于实现这些改善的一项主要的技术是增加装置的集成密度。一种最常见的用于增加半导体存储装置的集成密度的方式是通过小型化。换句话说，减小装置的特征尺寸使得更多的存储单元能够形成在装置的单位面积中，这可以增加装置的速度和存储容量，同时降低存储的每位(bit)的成本。装置小型化受到制造技术的限制。例如，为了形成具有高集成密度的半导体存储装置，制造设备必须能够在装置中产生精细的图案。然而，改善这样的制造设备的精度是极其昂贵的。在努力改善半导体存储装置的集成密度而不管制造技术的限制的过程中，研究者已经开发了以三维网格(grid)存储数据的三维半导体存储装置。为了证明三维半导体存储装置的大规模生产是可行的，制造技术与二维半导体存储装置相比必须能够降低它们的每位的制造成本。
技术实现思路
本专利技术构思的实施例提供三维半导体装置和操作三维半导体存储装置的方法。与二维半导体存储装置相比，特定的实施例提供增加的每单位面积的数据存储。根据本专利技术构思的一个实施例，一种三维半导体装置包括电极结构，包括三维布置的多个电极；多个有源图案，穿过电极结构；信息存储元件，设置在电极结构和所述多个有源图案之间。位于有源图案之一的相对侧的两个电极电隔离。在特定的实施例中，电极结构包括第一电极组至第m电极组，第一电极组至第m电极组均包括多个垂直堆叠的电极，第一电极组至第m电极组是从第一电极组至第m电极组水平地布置的，其中，m是自然数。有源图案设置在第On+1)电极组和第On+幻电极组之间，其中，η是自然数，第Οη+1)电极组中的电极中的至少一个电极与第Οη+2)电极组中的所有电极电隔离。在特定的实施例中，所述三维半导体装置包括第一连接区域、第二连接区域和在第一连接区域以及第二连接区域之间的单元阵列区域。位于相同高度处的第Οη+1)电极组中的电极和第Οη+3)电极组中的电极在第一连接区域中连接并处于等电势状态，位于相同高度处的第Οη+2)电极组中的电极和第Οη+4)电极组中的电极在第二连接区域中连接并处于等电势状态。在特定的实施例中，所述三维半导体装置包括第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域。位于相同高度处的第On+2)电极组中的电极和第On+3)电极组中的电极在第一连接区域中彼此连接并处于等电势状态， 位于相同高度处的第On+4)电极组中的电极和第On+5)电极组中的电极在第二连接区域中彼此连接并处于等电势状态。在特定的实施例中，所述三维半导体装置包括第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域，所述三维半导体装置还包括第一互连线，连接到第一连接区域中的电极；第二互连线，连接到第二连接区域中的电极。在特定的实施例中，每条第一互连线电连接位于相同高度处的第On+1)电极组中的电极和第On+3)电极组中的电极，每条第二互连线电连接位于相同高度处的第 (2n+2)电极组中的电极和第On+4)电极组中的电极。在特定的实施例中，每条第一互连线电连接位于相同高度处的第Qn+2)电极组中的电极和第On+3)电极组中的电极，每条第二互连线电连接位于相同高度处的第 (2n+4)电极组中的电极和第On+5)电极组中的电极。在特定的实施例中，所述三维半导体装置还包括位线，所述位线连接到有源图案并与单元阵列区域中的电极交叉，其中，第一互连线和第二互连线与位线具有基本相同的材料、高度、或厚度。在特定的实施例中，所述三维半导体装置还包括基底，设置在电极结构下方；源极线，设置在电极结构下方，其中，源极线包括与基底和有源图案相比导电类型不同的半导体材料。在特定的实施例中，电极结构包括第一电极组至第m电极组，均包括多个垂直堆叠的电极，第一电极组至第m电极组是从第一电极组至第m电极组水平地布置的，其中，m是自然数。源极线包括形成在基底中并在在第On+2)电极组和第On+3)电极组之间的杂质区域，其中，η是自然数。在特定的实施例中，所述三维半导体装置还包括半导体垫，设置在有源图案上； 位线，与电极交叉，并电连接到半导体垫。半导体垫由导电类型与有源图案的至少一部分的导电类型不同的半导体材料形成。在特定的实施例中，每个有源图案包括彼此分开的第一区域和第二区域，其中，第一区域和第二区域被形成为面对两个相邻的电极组的相应侧壁。在特定的实施例中，每个有源图案还包括连接第一区域和第二区域的下部的连接部分。在特定的实施例中，所述三维半导体装置还包括设置在电极结构下方的基底，其中，有源图案的底表面低于所述基底的顶表面。根据本专利技术构思的另一实施例，提供一种操作三维半导体装置的方法，该三维半导体装置包括包括三维布置的多个电极的电极结构、穿过电极结构的多个有源图案、设置在电极结构和所述多个有源图案之间的信息存储元件，其中，位于有源图案之一的相对侧的两个电极电隔离。所述方法包括如下步骤通过选择性地将电信号传输到电极之一和有源图案之一之间的交叉点来选择存储单元。在特定的实施例中，每个有源图案包括彼此分开的第一区域和第二区域，第一区域面对设置在对应的有源图案的一侧的电极的侧壁，第二区域面对设置在对应的有源图案的另一侧的电极的侧壁，其中，将电信号传输到第一区域和第二区域中的一个，并对第一区域和第二区域中的另一个阻挡电信号。在特定的实施例中，信息存储元件包括电荷存储层，所述方法还包括将电荷注入到交叉点处的电荷存储层中以对选择的存储单元编程，检测存储在电荷存储层中的数据以读取选择的存储单元。根据本专利技术构思的另一实施例，一种三维半导体装置包括有源图案，二维地布置在基底上；电极，三维地布置在有源图案之间；存储区域，三维地布置在由有源图案和电极限定的交叉点处。每个有源图案用作电连接到形成在距基底相同高度处的两个不同的存储区域的共用电流路径。在特定的实施例中，设置在距基底相同高度处的有源图案中的每个的相对侧的两个电极彼此电隔离。在特定的实施例中，每个有源图案包括彼此分开的第一区域和第二区域，第一区域和第二区域形成为面对两个电隔离的电极的侧壁。附图说明附图示出了本专利技术构思的选择的实施例。在附图中，相同的标号表示相同的特征， 为了清楚地示出，夸大了各种特征的尺寸。图IA至图IM是示出根据本专利技术构思的实施例的制造三维半导体装置的阵列结构的方法的立体图。图2A和图2B是示出根据本专利技术构思的另一实施例的制造三维半导体装置的阵列结构的方法的立体图。图3A至图3D是示出根据本专利技术构思的其他实施例的制造三维半导体装置的阵列结构的方法的立体图。图4A和图4B是示出根据本专利技术构思的另一实施例的制造三维半导体装置的阵列结构的方法的立体图。图5A和图5B是示出图IlA-图IM的阵列结构中的垫图案的形状和布局的各种构造的立体图。图6是根据本专利技术构思的实施例的三维半导体装置中的阵列结构的立体图。图7至图9是示出根据本专利技术构思的实施例的三维半导体装置的第一互连线结构的立体图。图10至图17是示出根据本专利技术构思的实施例的三维半导体装置的第二互连线结构的立体图。图18和图19是本文档来自技高网...

【技术保护点】
１．一种三维半导体装置，包括：电极结构，包括三维布置的多个电极；多个有源图案，穿过所述电极结构；信息存储元件，设置在所述电极结构和所述多个有源图案之间，其中，位于有源图案之一的相对侧的两个电极电隔离。

【技术特征摘要】
2010.02.18 KR 10-2010-00147511.一种三维半导体装置，包括电极结构，包括三维布置的多个电极； 多个有源图案，穿过所述电极结构；信息存储元件，设置在所述电极结构和所述多个有源图案之间， 其中，位于有源图案之一的相对侧的两个电极电隔离。2.如权利要求1所述的三维半导体装置，其中，所述电极结构包括第一电极组至第m电极组，所述第一电极组至第m电极组均包括多个垂直堆叠的电极，第一电极组至第m电极组是从第一电极组至第m电极组水平地布置的，其中，m是自然数，其中，有源图案设置在第On+1)电极组和第On+2)电极组之间，其中，η是自然数， 第Οη+1)电极组中的电极中的至少一个电极与第Οη+2)电极组中的所有电极电隔1 O3.如权利要求2所述的三维半导体装置，其中，所述三维半导体装置包括第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域，其中，位于相同高度处的第On+1)电极组中的电极和第On+3)电极组中的电极在第一连接区域中连接并处于等电势状态，其中，位于相同高度处的第On+2)电极组中的电极和第On+4)电极组中的电极在第二连接区域中连接并处于等电势状态。4.如权利要求2所述的三维半导体装置，其中，所述三维半导体装置包括第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域，其中，位于相同高度处的第On+2)电极组中的电极和第On+3)电极组中的电极在第一连接区域中彼此连接并处于等电势状态，其中，位于相同高度处的第On+4)电极组中的电极和第On+5)电极组中的电极在第二连接区域中彼此连接并处于等电势状态。5.如权利要求2所述的三维半导体装置，其中，所述三维半导体装置包括第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域，所述三维半导体装置还包括 第一互连线，连接到第一连接区域中的电极； 第二互连线，连接到第二连接区域中的电极。6.如权利要求5所述的三维半导体装置，其中，每条第一互连线电连接位于相同高度处的第On+1)电极组中的电极和第On+3)电极组中的电极，每条第二互连线电连接位于相同高度处的第On+2)电极组中的电极和第On+4)电极组中的电极。7.如权利要求5所述的三维半导体装置，其中，每条第一互连线电连接位于相同高度处的第On+2)电极组中的电极和第On+3)电极组中的电极，每条第二互连线电连接位于相同高度处的第On+4)电极组中的电极和第On+5)电极组中的电极。8.如权利要求5所述的三维半导体装置，所述三维半导体装置还包括位线，所述位线连接到有源图案并与单元阵列区域中的电极交叉，其中，第一互连线和第二互连线与位线具有基本相同的材料、高度、或厚度。9.如权利要求1所...

【专利技术属性】
技术研发人员：孙龙勋，李明范，黄棋铉，白昇宰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR