非易失性半导体存储装置及其制造方法制造方法及图纸

一种非易失性半导体存储装置及其制造方法，能够提高N+型源极层和浮栅的耦合率来改善程序特性并且谋求存储单元面积的缩小化。在N+型源极层(4)的两侧形成有槽(3)。槽(3)的侧壁由与两个STI2的端面平行的槽侧壁(2a)和槽侧壁(2b)、由与STI2垂直的面构成的槽侧壁(3a)及与槽侧壁(3a)不平行的槽侧壁(3b)构成。从这样构成的槽(3)的上部，在槽侧壁(3a)上平行地且在P型阱层(1)上垂直地或者具有角度地离子注入砷离子等，从而形成以宽的面积与从槽(3)底面延伸至槽侧壁(3b)的浮栅(FG6)对置的N+型源极层(4)。

【技术实现步骤摘要】

本专利技术涉及一种分裂栅型非易失性半导体存储装置，尤其是涉及实现源极层和浮 栅之间的高耦合率的。
技术介绍
由于携带电子产品的市场的急剧扩大，非易失性半导体存储装置的需要正在大幅 扩张。数字照相机、电子记事本、电子应答机器、可编程IC等将数据存储在非易失性半导体 存储装置中。这些设备所使用的非易失性半导体存储装置虽然有各种类型，但是其中也包 含有分裂栅型非易失性半导体存储装置。基于图2对现有分裂栅型非易失性半导体存储装置的存储单元100的结构进行说 明。在用未图示的元件隔离层108(图11(A))隔离的P型阱层101的表面上形成有N+型 源极层102和N+型漏极层103。另外，形成有从N+型源极层102上向N+型漏极层103上 延伸的栅极绝缘膜104，在栅极绝缘膜104上形成有TO (浮栅)105，在TO105上隔着隧穿绝 缘膜106形成有CG(控制栅)107。图Il(A)是存储单元的俯视图，103a为漏极接点。下面，简单地对这种结构的存储单元的数据写入、擦除、读出动作进行说明。首先， 对数据写入法进行说明。在N+型源极层102上施加比N+型漏极层103的电位高的电位， 并在CG1本文档来自技高网...

【技术保护点】
１．一种非易失性半导体存储装置，其特征在于，具有：元件隔离层，多个该元件隔离层形成在第一导电型的半导体层上；槽，其形成为在所述元件隔离层之间，该槽的第一侧壁为与元件隔离层正交的平面，该槽的第二侧壁为与所述元件隔离层非正交的平面；第二导电型的源极层，其在所述槽内的所述第二侧壁及所述槽的底面上形成；浮栅，其在所述槽内隔着第一绝缘膜形成；以及控制栅，其形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。

【技术特征摘要】
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【专利技术属性】
技术研发人员：广岛崇，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP