一种非易失性半导体存储装置及其制造方法，能够提高N+型源极层和浮栅的耦合率来改善程序特性并且谋求存储单元面积的缩小化。在N+型源极层(4)的两侧形成有槽(3)。槽(3)的侧壁由与两个STI2的端面平行的槽侧壁(2a)和槽侧壁(2b)、由与STI2垂直的面构成的槽侧壁(3a)及与槽侧壁(3a)不平行的槽侧壁(3b)构成。从这样构成的槽(3)的上部，在槽侧壁(3a)上平行地且在P型阱层(1)上垂直地或者具有角度地离子注入砷离子等，从而形成以宽的面积与从槽(3)底面延伸至槽侧壁(3b)的浮栅(FG6)对置的N+型源极层(4)。
【技术实现步骤摘要】
本专利技术涉及一种分裂栅型非易失性半导体存储装置，尤其是涉及实现源极层和浮 栅之间的高耦合率的。
技术介绍
由于携带电子产品的市场的急剧扩大，非易失性半导体存储装置的需要正在大幅 扩张。数字照相机、电子记事本、电子应答机器、可编程IC等将数据存储在非易失性半导体 存储装置中。这些设备所使用的非易失性半导体存储装置虽然有各种类型，但是其中也包 含有分裂栅型非易失性半导体存储装置。基于图2对现有分裂栅型非易失性半导体存储装置的存储单元100的结构进行说 明。在用未图示的元件隔离层108(图11(A))隔离的P型阱层101的表面上形成有N+型 源极层102和N+型漏极层103。另外，形成有从N+型源极层102上向N+型漏极层103上 延伸的栅极绝缘膜104，在栅极绝缘膜104上形成有TO (浮栅)105，在TO105上隔着隧穿绝 缘膜106形成有CG(控制栅)107。图Il(A)是存储单元的俯视图，103a为漏极接点。下面，简单地对这种结构的存储单元的数据写入、擦除、读出动作进行说明。首先， 对数据写入法进行说明。在N+型源极层102上施加比N+型漏极层103的电位高的电位， 并在CG107上施加比N+型漏极层的电位高的电位。由此，栅极绝缘膜104正下方的P型阱 层101表面反转而形成N型沟道层，电子电流从N+型漏极层103朝向N+型源极层102流 动。此时，构成电子电流的电子被形成在N+型源极层102和P型阱层101的边界的PN 结中的高电场加速，成为高能量的热电子。热电子的一部分被与N+型源极层102进行电容 耦合而成为高电位的rei05吸收，由此数据的写入结束。数据的擦除法如下。如果将N+型源极层102和N+型漏极层103设为OV并在 CG107上施加高电压时，被TO105吸收的电子作为福勒-诺德海姆隧道电流经由隧穿绝缘膜 106的薄的部分(TO105的尖部分和CG107的夹持部分)被CG107吸出，被TO105吸收的电 子消失，从而写入的数据被擦除。数据的读出如下。将N+型源极层102的电位设为OVdf N+型漏极层的电位设为 IV左右，在CG107上施加3V左右的电位，根据在栅极绝缘膜104正下方的P型阱层101的 表面是否形成有由反转层构成的N型沟道层来判断数据的有无。当电子被TO105吸收时， 阈值电压Vt变高，N型沟道层未形成，在N+型源极层102和N+型漏极层103之间没有电 流流动。关于现有分裂栅型非易失性半导体存储装置，在以下的专利文献1及专利文献2 中有记载。专利文献1 (日本)特开2000-173278号公报专利文献2 (日本)特开2008-140431号公报在上述专利文献1和2中，为了确保良好的写入性能，需要在TO105中吸收尽量多的热电子。FG105的电位越高，被吸收的电子数量越多。作为浮栅的TO105的电位由与该 FG105进行电容耦合的高电位的N+型源极层102提供。g卩，由于N+型源极层102和TO105间的静电电容和TO105和CG107之间的静电电 容分割N+型源极层102和CG107的电位差，因此，N+型源极层102和TO105间的静电电容 越大，FG105的电位就越高。为了使N+型源极层102和TO105间的静电电容增大，就需要 尽可能地增大N+型源极层102和TO105重叠的面积，换言之，需要提高N+型源极层102和 FG105的耦合率。其结果不得不增大存储单元，这阻碍了分裂栅型非易失性半导体存储装置的微细 化。因此，在P型阱层101上的存储单元占有面积内如何减小N+型源极层102和TO105的 重叠面积成为课题。
技术实现思路
本专利技术的非易失性半导体存储装置，其特征在于，具有元件隔离层，多个该元件 隔离层形成在第一导电型的半导体层上；槽，其形成为在所述元件隔离层之间，该槽的第一 侧壁为与元件隔离层正交的平面，该槽的第二侧壁为与所述元件隔离层非正交的平面；第 二导电型的源极层，其在所述槽内的所述第二侧壁及所述槽的底面上形成；浮栅，其在所述 槽内隔着第一绝缘膜形成；控制栅，其形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述 半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。另外，本专利技术的非易失性半导体存储装置，其特征在于，具有元件隔离层，多个该 元件隔离层形成在第一导电型的半导体层上；控制栅，其形成为在所述半导体层上隔着第 三绝缘膜延伸至所述元件隔离层且与该元件隔离层正交；槽，其在所述半导体层内形成，第 一侧壁为与所述控制栅的一端面连续的平面，第二侧壁由与第一侧壁不平行的平面构成； 第二导电型的源极层，其在所述第二侧壁及所述槽的底面上形成；浮栅，其形成为隔着第二 绝缘膜与所述控制栅局部重叠，且在所述槽内隔着第一绝缘膜延伸。另外，本专利技术的非易失性半导体存储装置，其特征在于，所述半导体层为硅层，所 述第一侧壁的面方位为(100)面。另外，本专利技术的非易失性半导体存储装置，其特征在于，所述槽内的第一绝缘膜在 所述第二侧壁及槽的底面上形成的膜厚度比所述第一侧壁的第一绝缘膜厚。而且，本专利技术的非易失性半导体存储装置，其特征在于，所述槽具有由与所述元件 隔离层的端面平行的平面构成的第三侧壁和第四侧壁，当从该槽的上方看时，由所述第一 侧壁、第二侧壁、第三侧壁、第四侧壁形成梯形形状。本专利技术的非易失性半导体存储装置的制造方法，其特征在于，具有在第一导电型 的半导体层上形成多个元件隔离层的工序；形成槽的工序，该槽形成为在所述元件隔离层 之间，该槽的第一侧壁为与元件隔离层正交的平面，该槽的第二侧壁由与所述元件隔离层 非正交的平面构成；离子注入在所述第二侧壁及所述槽的底面沿倾斜方向或垂直方向入射 且在所述第一侧壁上平行地入射的杂质离子，从而在该第二侧壁及所述槽的底面上形成第 二导电型的源极层的工序；在所述源极层形成后，在所述槽内隔着第一绝缘膜形成浮栅的 工序；形成控制栅的工序，该控制栅形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述半 导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。另外，本专利技术的非易失性半导体存储装置的制造方法，其特征在于，具有在第一 导电型的半导体层上形成多个元件隔离层的工序；形成在所述半导体层上隔着第三绝缘膜 延伸至所述元件隔离层上且与该元件隔离层正交的控制栅的工序；在所述控制栅形成后， 在所述半导体层内形成槽的工序，该槽形成为第一侧壁为与所述控制栅的一端面连续的平 面，第二侧壁由与第一侧壁不平行的平面构成；离子注入在所述第二侧壁及所述槽的底面 沿倾斜方向或垂直方向入射且在所述第一侧壁平行地入射的杂质离子，从而在该第二侧壁 及所述槽的底面上形成第二导电型的源极层的工序；形成隔着第二绝缘膜与所述控制栅局 部重叠且在所述槽内隔着第一绝缘膜延伸的浮栅的工序。根据本专利技术的，能够实现提高源极层和浮 栅的耦合率且缩小了存储单元的占有面积的。附图说明图1是表示本专利技术第一实施方式的分裂栅型非易失性半导体存储装置及其制造 方法的俯视图；图2(A)、(B)是表示本专利技术第一实施方式的分裂栅型非易失性半导体存储装置及 其制造方法的剖面图；图3(A)、(B)是表示本专利技术第一实施方式的分裂栅型非易失性半导体存储装置的 制造方法的剖面图；图4是表示本专利技术第二实本文档来自技高网...
【技术保护点】
１．一种非易失性半导体存储装置，其特征在于，具有：元件隔离层，多个该元件隔离层形成在第一导电型的半导体层上；槽，其形成为在所述元件隔离层之间，该槽的第一侧壁为与元件隔离层正交的平面，该槽的第二侧壁为与所述元件隔离层非正交的平面；第二导电型的源极层，其在所述槽内的所述第二侧壁及所述槽的底面上形成；浮栅，其在所述槽内隔着第一绝缘膜形成；以及控制栅，其形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。
【技术特征摘要】
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【专利技术属性】
技术研发人员：广岛崇，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP
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