半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法。该半导体器件包括在水平方向上延伸的半导体材料的基板。多个层间电介质层在基板上。提供多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间。半导体材料的垂直沟道在基板上并沿垂直方向延伸穿过多个层间电介质层和多个栅图案。垂直沟道具有外侧壁，外侧壁具有多个沟道凹陷，每个沟道凹陷对应于多个栅图案中的栅图案。垂直沟道具有内侧壁，内侧壁在垂直方向线形延伸。信息存储层存在于每个栅图案与垂直沟道之间在凹陷中，使栅图案与垂直沟道绝缘。

【技术实现步骤摘要】

本公开涉及，更具体地，涉及垂直型非易失存储器件 (vertical type nonvolatile memory device)及其制造方法。
技术介绍
为了满足消费者对优异性能和低廉价格的需要，要求提高半导体器件的集成度。 在半导体存储器的情况下，由于集成度是确定产品价格的重要因素，所以提高集成度尤其 重要。在典型的二维或平面半导体存储器的情况下，由于器件的集成度主要由单位存储单 元占据的电路面积决定，所以集成度受到形成精细图案的能力很大影响。然而，由于需要极 其昂贵的半导体设备来进一步提升图案精细度，所以二维半导体存储器的进一步集成是不 实用的。已经提出了三维半导体存储器作为替代者来解决与二维器件相关的限制。然而， 为了实现三维半导体存储器的批量生产，需要能降低每位的制造成本又能实现可靠的产品 特性的工艺技术。
技术实现思路
在一方面，一种半导体器件包括在水平方向上延伸的半导体材料的基板；在所 述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相邻 的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所 述多个层间电介质层与所述多个栅图案，该垂直沟道具有外侧壁，该外侧壁具有多个沟道 凹陷，每个沟道凹陷对应于所述多个栅图案中的一栅图案，所述垂直沟道具有内侧壁；以及 信息存储层，在每个栅图案与所述垂直沟道之间在所述凹陷中，使所述栅图案与所述垂直 沟道绝缘。在一实施方式中，所述垂直沟道具有杯形且该器件还包括填充所述垂直沟道中的 垂直腔的垂直沟道绝缘体。在另一实施方式中，所述垂直沟道包括彼此间隔开的第一和第二相对板，该器件 还包括在该第一和第二相对板之间的垂直沟道绝缘体。在另一实施方式中，该器件还包括位于所述多个栅图案中的最下面的栅图案与所 述基板之间的蚀刻停止层。在另一实施方式中，该多个栅图案中的最下面的栅图案位于所述基板的顶表面中 的基板凹陷中。在另一实施方式中，每个沟道凹陷具有圆化凹入表面，该圆化凹入表面对着具有 配合的圆化凸起表面的对应一个栅图案，每个栅图案的圆化凸起表面位于对应沟道凹陷的 圆化凹入表面中。在另一实施方式中，位于所述沟道凹陷中的栅图案的配合的圆化凸起表面在所述 垂直方向上的宽度大于位于所述栅图案的所述相邻下层间电介质层与所述相邻上层间电介质层之间的所述栅图案的体部分的厚度。在另一实施方式中，位于所述沟道凹陷中的栅图案的配合的圆化凸起表面在所述 垂直方向上的宽度小于位于所述栅图案的所述相邻下层间电介质层与所述相邻上层间电 介质层之间的所述栅图案的体部分的厚度。在另一实施方式中，所述垂直沟道的在所述水平方向上与所述沟道凹陷相邻的第 一部分的外侧壁与内侧壁之间的第一距离小于所述垂直沟道的在所述水平方向上与所述 层间电介质层相邻的第二部分的外侧壁与内侧壁之间的第二距离。在另一实施方式中，所述信息存储层还沿水平方向在所述栅图案与所述相邻的上 层间电介质层之间延伸，并且在所述水平方向上在所述栅图案与所述相邻的下层间电介质 层之间延伸。在另一实施方式中，所述多个栅图案中的最上面的栅图案包含上选择晶体管的上 选择栅；所述多个栅图案中的最下面的栅图案包含下选择晶体管的下选择栅；所述多个栅 图案中在所述上选择栅与所述下选择栅之间的剩余栅图案包含所述半导体器件的公共串 的存储单元晶体管的控制栅；沿所述半导体器件的第一水平方向布置的共用所述半导体器 件的同一层的存储单元晶体管的控制栅被连接从而提供所述半导体器件的字线；所述半导 体器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；沿所述半导体器件 的第二水平方向布置的多个垂直沟道的上部分被连接以提供所述半导体器件的位线；以及 所述半导体器件包括半导体存储器。在另一实施方式中，所述内侧壁在所述垂直方向上线形延伸。在另一方面，一种半导体器件包括在水平方向上延伸的半导体材料的基板；在 所述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相 邻的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过 所述多个层间电介质层和所述多个栅图案，所述垂直沟道具有外侧壁，该外侧壁具有多个 沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的一栅图案，所述多个栅图案中的最下 面的栅图案位于所述基板的顶表面中的基板凹陷中；以及信息存储层，在每个栅图案与所 述垂直沟道之间在所述沟道凹陷中，使所述栅图案与所述垂直沟道绝缘。在一实施方式中，所述垂直沟道还具有内侧壁，该内侧壁在所述垂直方向上线形 延伸。在另一实施方式中，所述垂直沟道具有杯形，且所述半导体器件还包括填充所述 垂直沟道中的垂直腔的垂直沟道绝缘体。在另一实施方式中，所述垂直沟道在所述外侧壁之间是实心的。在另一实施方式中，所述垂直沟道包括第一和第二相对板，该第一和第二相对板 彼此间隔开，且所述半导体器件还包括在所述第一和第二相对板之间的垂直沟道绝缘体。在另一实施方式中，所述半导体器件还包括位于所述多个栅图案中的最下面的栅 图案与所述基板之间的蚀刻停止层。在另一实施方式中，每个沟道凹陷具有圆化凹入表面，该圆化凹入表面与具有配 合的圆化凸起表面的对应一个栅图案相对，其中每个栅图案的所述圆化凸起表面位于对应 的沟道凹陷的圆化凹入表面中。在另一实施方式中，位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度大于位于所述栅图案的所述相邻的下层间电介质层与所述相 邻的上层间电介质层之间的所述栅图案的体部分的厚度。在另一实施方式中，位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表 面在所述垂直方向上的宽度小于位于所述栅图案的所述相邻的下层间电介质层与所述相 邻的上层间电介质层之间的所述栅图案的体部分的厚度。在另一实施方式中，所述垂直沟道还具有内侧壁，其中所述垂直沟道的在水平方 向上与所述沟道凹陷相邻的第一部分的外侧壁与内侧壁之间的第一距离小于所述垂直沟 道的在所述水平方向上与所述层间电介质层相邻的第二部分的外侧壁与内侧壁之间的第一距尚。在另一实施方式中，所述信息存储层还沿水平方向在所述栅图案与所述相邻的上 层间电介质层之间延伸，并且在水平方向上在所述栅图案与所述相邻的下层间电介质层之 间延伸。在另一实施方式中，所述多个栅图案中的最上面的栅图案包含上选择晶体管的上 选择栅；所述多个栅图案中的最下面的栅图案包含下选择晶体管的下选择栅；所述多个栅 图案中的在所述上选择栅与所述下选择栅之间的剩余栅图案包含所述半导体器件的公共 串的存储单元晶体管的控制栅；沿所述半导体器件的第一水平方向布置的共用所述半导体 器件的同一层的存储单元晶体管的控制栅被连接以提供所述半导体器件的字线；所述半导 体器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；沿所述半导体器件 的第二水平方向布置的多个垂直沟道的上部分被连接以提供所述半导体器件的位线；以及 所述半导体器件包括半导体存储器。在另一方面，一种半导体器件包括在水平方向上延伸的半导体材料的基板；在 所述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相 邻的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过 所述多个层间电介本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：在水平方向上延伸的半导体材料的基板；在所述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所述多个层间电介质层和所述多个栅图案，所述垂直沟道具有外侧壁，该外侧壁具有多个沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的栅图案，所述垂直沟道具有内侧壁；以及信息存储层，在每个栅图案与所述垂直沟道之间在所述凹陷中，使所述栅图案与所述垂直沟道绝缘。

【技术特征摘要】
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【专利技术属性】
技术研发人员：孙龙勋，黄棋铉，白升宰，郑载勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR