存储器电路及其操作方法技术

本发明专利技术提供一种存储器电路。该存储器电路包括一第一组存储器阵列及一第二存储器阵列，该第一组存储器阵列包括一第一存储器阵列，耦接至一第一输入/输出(IO)接口，而该第二存储器阵列耦接至一第二IO接口。一第二组存储器阵列包括一第三存储器阵列及一第四存储器阵列。该第三存储器阵列耦接至一第三输入/输出(IO)接口而该第四存储器阵列耦接至一第四IO接口。多个冗余位元线包括至少一第一冗余位元线，用以选择性修复该第一组存储器阵列，其中至少一第二冗余位元线用以选择性修复该第二组存储器阵列。本发明专利技术采用冗余技术以修复失效的存储器位元晶格，可达到理想的修复效率。

【技术实现步骤摘要】

本专利技术大体涉及半导体电路的领域，还涉及冗余电路以及操作该电路的方法。
技术介绍
快闪存储器已应用于各种电子装置之中。快闪存储器能够用来随机存取应用程序等数据，并可被多次读取及写入。一般快闪存储器晶格为堆叠栅(stacked gates)架构的改良型MOS晶体管。堆叠栅具有一控制栅及一浮动栅。控制栅用以开启或关闭晶体管，因而控制从漏极流至源极的电流。浮动栅配置于控制栅与装置通道之间。电荷可出入于浮动栅，并且因包覆浮动栅的隔绝材料的关系而陷落入于浮动栅之中。快闪晶体管晶格的临界电压会随着浮动栅的电荷状态而改变。位元数据值可依照浮动栅的电荷状态而被存储于各快闪存储器晶格之中。对浮动栅充电及放电的流程分别称为擦除作业(erasing)及编程(program)作业。对快闪存储器晶格进行擦除或编程皆需要能克服位于浮动栅电极与充电电源间能量障壁(例如氧化层)的电子。通过在该障壁上施加相对大的电压，将使这些电子的能量电平抬升至该能量障壁之上。举例而言，从该浮动栅往该控制栅注入电子可擦除该快闪存储器晶格的数据。当浮动栅电容性耦接至低电压或负电压时，控制栅会被施以一大的正电压。相似地，在进行编程作业或擦除作业时，装置的漏极、源极或通道区皆可被用来取得或移除电子。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供一种存储器电路。该存储器电路包括一第一组存储器阵列及一第二存储器阵列，该第一组存储器阵列包括一第一存储器阵列，耦接至一第一输入/输出(IO)接口，而该第二存储器阵列耦接至一第二 IO接口。一第二组存储器阵列包括一第三存储器阵列及一第四存储器阵列。该第三存储器阵列耦接至一第三输入/输出(10)接口而该第四存储器阵列耦接至一第四IO接口。多个冗余位元线包括至少一第一冗余位元线，用以选择性修复该第一组存储器阵列，其中至少一第二冗余位元线用以选择性修复该第二组存储器阵列。本专利技术另提供一种存储器电路，包括一第一组存储器阵列，包括一第一存储器阵列，耦接至一第一输入/输出(IO)接口，以及一第二存储器阵列，耦接至一第二 IO接口 ； 一第二组存储器阵列，包括一第三存储器阵列，耦接至一第三输入/输出(IO)接口，以及一第四存储器阵列，耦接至一第四IO接口 ；多个冗余位元线，彼此相邻，所述多个冗余位元线包括至少一第一冗余位元线，用以修复该第一组存储器阵列，以及至少一第二冗余位元线，用以修复该第二组存储器阵列；至少一冗余页耦接至该第一组存储器阵列与该第二组存储器阵列，其中该至少一冗余页用以修复该第一组存储器阵列与该第二组存储器阵列的至少一存储器页；一第一冗余命中组合逻辑耦接至该第一组存储器阵列；以及一第二冗余命中组合逻辑耦接至该第二组存储器阵列。4本专利技术另提供一种操作存储器电路的方法。该方法包括判断一第一失效位元晶格的一第一失效地址，其中位于一第一组存储器阵列中的该第一失效位元晶格包括一第一存储器阵列及一第二存储器阵列，该第一存储器阵列耦接至一第一输入/输出(IO)接口， 而该第二存储器阵列耦接至一第二 IO接口。通过使用第一冗余位元线的冗余晶格，该第一失效位元晶格可获修复。该第一冗余位元线用以修复该第一组存储器阵列中的一存储器阵列。本专利技术采用冗余技术以修复失效的存储器位元晶格，可达到理想的修复效率。 附图说明图1为本专利技术范例存储器电路的示意图。图2为本专利技术操作一范例存储器电路的一范例方法流程图。图3为存储于范例信息列的数据示意图。图4为具有范例存储器电路及处理器的系统示意图。主要附图标记说明100 存储器电路；120 信息列；101、103、105、107 存储器阵列组；IOla IOlb 存储器阵列；103a 10 存储器阵列；105a 10 存储器阵列；107a 107b 存储器阵列；110 失效位元晶格；IlOR 冗余位元晶格；115 失效位元晶格；115R 冗余位元晶格；125 X解码器；130 组合逻辑；Y-MUXO 3 多工器；SAO SA3 感测放大器；RBLO 7 冗余位元线；RED MUX 冗余多工器；RED SA 冗余感测放大器；RPGO 3 冗余页；100 存储器电路；410 处理器。具体实施例方式下文为介绍本专利技术的最佳实施例。各实施例用以说明本专利技术的原理，但非用以限制本专利技术。本专利技术的范围应当以随附的权利要求书为准。专利技术人所知的快闪存储器电路具有多个存储器阵列，例如具有16存储器阵列。其中，16个存储器阵列中的各阵列分别配有一输入/输出(IO)接口，例如100-1015。所知快闪存储器电路会受到某些缺陷的影响而导致存储器位元晶格失效。本专利技术提出采用一种冗余技术(redundancy techniques)以修复此失效的存储器位元晶格。可采用多组(例如16组)冗余位元线以修复16个存储器阵列。此16组冗余位元线各自具有数条冗余位元线，例如2条冗余位元线。此16组冗余位元线，各自紧邻16个存储器阵列之一，可用来进行修复作业。换句话说，此16组冗余位元线各自用来修复与其对应且配有单一、特定IO接口的存储器阵列。申请人:发现，当某存储器阵列不具任何失效位元晶格时，将不会使用紧邻该存储器阵列的冗余位元线。并且，冗余位元线无法用来修复其他具有不同IO接口的存储器阵列。此外，若冗余位元线的数量为2，则冗余位元线可修复该存储器阵列中至多2条失效位元线。此即表示，若接至一特定IO接口的存储器阵列具有3条失效的位元线，则冗余位元线将无法修复该存储器阵列，因而使整个存储器电路失效。另外，快闪存储器电路具有一信息列，用以暂存失效位元晶格的地址。信息列具有 8条字元线。一失效位元晶格的一失效地址的位元会被暂存于该信息列的单一字元线上。 失效地址的位元会被分散至所有IO接口 100-1015。此即表示，各个位元会被暂存于耦接至IO接口 100-1015的一位元线上。借由开启某单一字元线，可将存储于耦接至IO接口 100-1015的信息列上的位元同步输出。如上所述，失效地址的位元分散至所有IO接口 100-1015。这些位元会被疏散地暂存于信息列之中。用来存取失效地址的位元的冗余电路的选路(routing)装置，例如锁存器或冗余命中组合逻辑(combination logic for redundancy hit)，其结构将会因此变得复杂，并且占用较大的电路面积。基于前述理由，我们需要一种新的存储器电路及操作该存储器电路的方法。下文将介绍本专利技术的各个不同的实施例以说明本专利技术的不同特征。文中特定实施例中的元件及编排方式仅为简化本专利技术，并非用以限制本专利技术。举例而言，若一实施例中， 一第一特征之上具有一第二特征，其可表示该第一特征与第二特征直接接触，也可表示第一特征与第二特征之间具有其他的特征，使得第一特征与第二特征并非直接接触。本专利技术中在各实施例中将重复使用某些数字，但其仅为简化说明，并非表示各实施例间必然存在何种关系。本专利技术的实施例关于用以调节充电泵、存储器电路及其系统的各种调节器。上述调节器能够利用高频率使能或除能该充电泵，或控制充电泵的输出电压变动于一小容限 (margin)范围之中。图1为本专利技术范例存储器电路的示意图。图1中，存储器电路100包括多个组存储器阵列，例如存储器阵列101、103、105，以及1本文档来自技高网...

【技术保护点】
１．一种存储器电路，包括：一第一组存储器阵列，包括：一第一存储器阵列，耦接至一第一输入／输出接口，以及一第二存储器阵列耦接至一第二输入／输出接口；一第二组存储器阵列，包括一第三存储器阵列耦接至一第三输入／输出接口，以及一第四存储器阵列耦接至一第四输入／输出接口；以及多个冗余位元线，包括：至少一第一冗余位元线，用以选择性修复该第一组存储器阵列；以及至少一第二冗余位元线，用以选择性修复该第二组存储器阵列。

【技术特征摘要】
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【专利技术属性】
技术研发人员：杨天骏，池育德，刘上玄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71