非易失性半导体存储器及其读出方法、以及微处理器技术

提高读出速度。在由一个单元中具有两个存储区域的存储单元形成的存储单元阵列（１）中，将相对于相邻的两个位线对称的两个存储单元的外侧的存储区域的阈值设定为成对关系。字线选择电路（２）向与作为读出对象的两个存储单元连接的字线施加读出电压。另外，位线选择电路（３）向两个存储单元的紧邻外侧的两个字线施加接地电压，并且向内侧的两个位线施加规定的读出电压。在读出转换电路（４ａ）、（４ｂ）、（４ｃ）中，对通过字线选择电路（２）和位线选择电路（３）激活的各个存储单元中流过的漏极电流进行比较，并转换为一个数据。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及非易失性半导体存储器及其读出方法、以及微处理器，特 别涉及可以电写入和擦除的假想接地型的非易失性半导体存储器及其读出 方法、以及安装有该非易失性半导体存储器的微处理器。
技术介绍
以往，作为可以电写入和擦除的非易失性半导体存储器，浮栅型的假 想接地非易失性半导体存储器得到了广泛的普及。图7是表示以往的浮栅型的假想接地非易失性半导体存储器的结构的 图。该图为AND型的一个示例。浮栅型的假想接地非易失性半导体存储器的存储单元阵列由配置成矩 阵状的浮栅型非易失性存储单元(以下，称为存储单元)mu、 m12、…， 在各个存储单元的行方向上连接的多个字线Wb、 WL2、…，以及在列方 向上连接的多个位线BL^ BL2、…构成。多个字线WL,、 WL2、…按照 每行与各个存储单元的栅极连接。另外，多个位线BL卜BL2、…与数据 读出用的读出转换电路SA。连接，该读出转换电路SA。与参考单元mR连在数据读出处理中，读出存储单元的存储区域的阈值并与基准值进行 比较，根据阈值是高于基准值的状态还是低于基准值的状态而转换为数 据。当读出阈值时，向与被选择的地址相对应的字线和位线分别施加电压 Vwl和VBL。例如，当读出与字线肌2和位线BL4、 BL5连接的存储单元 11124的阈值时，向字线WL2施加电压VWL、向位线BU施加电压VBL。另 夕卜，与位线BL4夹持着存储单元11124的相邻的位线BLs与GND连接。由 此，漏极电流Id。由于蓄积在存储单元m24的浮栅上的电子数而改变。同样 地，向参考单元mR的字线WLR施加电压Vwl、向位线BLR施加电压 VBL，向相反一侧的源极线施加GND。读出转换电路SA。通过存储单元 m24的漏极电流Id。是大于还是小于参考单元mR的漏极电流I収来进行0或 l的判定，输出数据输出DO。。另外，提出了如下的假想接地型半导体存储装置(例如，参照专利文 献1):通过同时对夹持着非选择存储单元的两个不同的存储单元进行读 出，减少在非选择存储单元之间泄漏的电流，从而使消耗电流减少。专利文献1:日本专利文献特开平7—57487号公报(段落号0009至0011，图1)。
技术实现思路
专利技术所要解决的问题但是，浮栅型的假想接地非易失性半导体存储器存在着难以实现读出 的高速化的问题。在以往的浮栅型的假想接地非易失性半导体存储器中，读出转换电路 SA。根据存储单元的漏极电流与参考单元的漏极电流的电流差来进行0或 1的判定。因此，如果存储单元的漏极电流与参考单元的漏极电流的电流 差不够大，读出转换电路SAo就无法进行判定。为了进行判定，可以对各 自的电流进行放大，但由于在值稳定下来之前会与放大量成比例地耗费时 间，因而读出速度变慢。另外，漏极电流不仅经由存储单元流入GND， 在非选择的存储单元的方向上也流过电流Idleak，因此通过以往的浮栅型的 假想接地非易失性半导体存储器的结构，难以实现读出速度的高速化。另 外还存在如下问题为了通过读出转换电路SA。进行判定而不能缺少用于 生成比较用的漏极电流的参考单元，为此必须确保存储单元阵列面积。与此相对，如果是使用两个位线，将其中的一个作为b、另一个作为 bit/，对上述位线的电流进行比较的结构，则不需要参考单元，当使用夹持 着非选择存储器的两个不同的存储单元来进行操作时，将位于两个不同的 存储器的外侧的列线接GND、将内侧作为bit、 bi仏因此在接GND的列 线的外侧不流过电流，从而可望提高读出速度。然而，当要应用于以往的 浮栅型的假想接地非易失性半导体存储器时会产生如下问题为了存储1 位而需要两个存储单元，因此存储单元阵列面积增大。本专利技术是鉴于以上问题而完成的，其目的在于提供一种可以在不增加 存储单元阵列面积的情况下提高读出速度的非易失性半导体存储器及其读出方法。用于解决问题的手段为了解决上述课题，本专利技术提供图1所示的非易失性半导体存储器。 本专利技术的非易失性半导体存储器具有配置有非易失性存储单元的存储单 元阵列1、形成行选择电路的字线选择电路2、形成列选择电路的位线选择电路3、以及生成读出数据的读出转换电路4a、 4b、 4c。存储单元阵列l如下配置由非易失性存储单元MC 、 MC12、…形 成阵列，该非易失性存储单元MC 、 MC12、…分别连接在两个相邻的列 线(图中为位线BU、 BL2、…，以下称为位线)之间，并且与一个行线 (图中为字线WLp WL2、…，以下称为字线)连接， 一个单元中具有两 个存储区域。各个存储单元的栅极与字线连接、源极/漏极分别与位线连 接。在该存储单元阵列1中，在相对于相邻的位线对称的两个非易失性存 储单元的两个存储区域中，预先将位于外侧的存储区域的阈值设定为成对 关系。字线选择电路2选择与作为读出对象的两个非易失性存储单元连接 的字线，施加规定的读出电压。在与作为读出对象的两个非易失性存储单 元连接的位线中，位线选择单元3向连接在各个非易失性存储单元的紧邻 外侧的位线施加接地电压，向内侧的位线施加规定的读出电压，从而使该 非易失性存储单元中流过电流。读出转换电路4a、 4b、 4c对通过字线选择 电路2和位线选择电路3激活的两个非易失性存储单元中流过的漏极电流 进行比较，转换为一个数据并输出。根据该非易失性半导体存储器，在由一个单元中具有两个存储区域的 非易失性存储单元形成的存储单元阵列中，将相对于相邻的位线对称的两 个非易失性存储单元各自所具有的外侧的存储区域的阈值设定为成对关 系。当从阚值为成对关系的两个非易失性存储单元的外侧的存储区域读出 阈值时，字线选择电路2选择与作为读出对象的两个非易失性存储单元连 接的字线，施加规定的读出电压，位线选择电路3选择与该非易失性存储 单元连接的紧邻外侧的位线而施加接地电压，并且选择内侧的位线而施加 规定的读出电压。由此，激活作为读出对象的两个非易失性存储单元，流 过与各个非易失性存储单元的外侧的存储区域的阈值相对应的漏极电流。在读出转换电路4a、 4b、 4c中，对两个非易失性存储单元中流过的漏极电流进行比较，转换为一个数据并输出。另外，为了解决上述问题，提供一种可以电写入和擦除的假想接地型的非易失性半导体存储器的读出方法，该读出方法的特征在于，在通过一 个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接而形成的存储单元阵列中，在相对于相邻的列线对称 的两个非易失性存储单元的所述两个存储区域中，将对于所述相邻的列线 为外侧的存储区域的阈值设定为成对关系，行选择电路为了对作为读出对 象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，向与所 述两个非易失性存储单元连接的行线施加规定的读出电压，列选择电路向 作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接 地电压，并且向内侧的两个列线施加规定的读出电压，读出转换电路通过 由所述行选择电路和所述列选择电路激活的所述两个非易失性存储单元的 所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的 漏极电流的差进行比较，并转换为一个数据。在该非易失性半导体存储器的读出方法中，在由一个单元中具有两个 存储区域的非易失性存储单元形成的存储单元阵列中，将相对本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器，为可以电写入和擦除的假想接地型的非易失性半导体存储器，其特征在于，具有：存储单元阵列，通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极／漏极分别与列线连接而形成；行选择电路和列选择电路，在所述存储单元阵列中，在相对于相邻的列线对称的两个非易失性存储单元的所述两个存储区域中，将相对于所述相邻的列线为外侧的存储区域的阈值设定为成对关系，为了对作为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，向与所述两个非易失性存储单元连接的行线施加规定的读出电压，所述列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，向内侧的两个列线施加规定的读出电压；以及读出转换电路，通过所述两个非易失性存储单元的所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行比较，并转换为一个数据。

【技术特征摘要】
【国外来华专利技术】1. 一种非易失性半导体存储器，为可以电写入和擦除的假想接地型的 非易失性半导体存储器，其特征在于，具有存储单元阵列，通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接而形成；行选择电路和列选择电路，在所述存储单元阵列中，在相对于相邻的 列线对称的两个非易失性存储单元的所述两个存储区域中，将相对于所述 相邻的列线为外侧的存储区域的阈值设定为成对关系，为了对作为读出对 象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，向与所 述两个非易失性存储单元连接的行线施加规定的读出电压，所述列选择电 路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，向内侧的两个列线施加规定的读出电压；以及读出转换电路，通过所述两个非易失性存储单元的所述外侧的存储区 域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行 比较，并转换为一个数据。2. 根据权利要求1所述的非易失性半导体存储器，其特征在于， 所述非易失性存储单元为非浮栅型存储单元。3. 根据权利要求1所述的非易失性半导体存储器，其特征在于， 在被设定为成对关系的所述两个非易失性存储单元的所述外侧的存储区域的阈值中，将一个所述外侧的存储区域的阈值设定为高的状态，将另 一个所述外侧的存储区域的阈值设定为低的状态。4. 根据权利要求1所述的非易失性半导体存储器，其特征在于， 所述阈值被设定为成对关系的所述两个非易失性存储单元位于所述相邻的列线的紧邻外侧。5. 根据权利要求4所述的非易失性半导体存储器，其特征在于， 所述列选择电路选择所述相邻的两个列线而施加规定的读出电压，并且选择位于所述相邻的两个列线的紧邻外侧的两个列线而施加接地电压。6. 根据权利要求1所述的非易失性半导体存储器，其特征在于， 在所述行选择电路和所述列选择电路中，在相对于列线对称的两个非易失性存储单元的所述两个存储区域中， 将相对于所述列线为内侧的存储区域的阈值设定为成对关系，所述行选择 电路为了对作为读出对象的所述两个非易失性存储单元的所述外侧的存储 区域进行读出，向与所述两个非易失性存储单元...

【专利技术属性】
技术研发人员：高桥基，福冈郁人，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]