闪存阵列的读取操作方法技术

本发明专利技术揭示了一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管。所述读取操作方法包括对偶数位元线临时预充电至大约Ｖｃｃ／ｎ及对奇数位元线临时预充电至地电势，然后对流进／流出每个存储器单元的第一位元位置的电流进行选择性地检测，然后根据检测到的每个存储器单元的第一位元位置的电流，确定第一位元位置的逻辑状态。

【技术实现步骤摘要】

本专利技术涉及一种闪存的解码处理，特别是涉及一种具有多个位元线晶体管 的存储器阵列的预充电及解码方法。
技术介绍
非挥发性存储器(NVM)是一种半导体存储器，含有此NVM存储器单元 的装置即使断电后其也可以继续储存数据。对于典型的NVM，可对其进行数 据程序化，并进行读取及/或擦除操作。在被擦除之前，程序化的数据可存储很 长一段时间。闪存(flash memory)为一种特殊的现有NVM存储器，其是一种 电性擦除式可程序化只读存储器(EEPROM)。典型的闪存将信息储存于常被称为单元的晶体管阵列中，每个单元通 常储存一个位元(bit)的信息。闪存基于浮接栅极雪崩注入型金属氧化物半导 体技术(FAMOS晶体管)制造。FAMOS晶体管本质上是一个NMOS晶体管， 但在栅极和源/漏极端子间利用绝缘材料悬浮了额外的导体。通常的闪存采用单 元架构，其中每一单元仅能存储一个位元的信息。每个存储器单元典型地包括 一个MOS晶体管结构，其包括位于基底或P型井的源极、漏极及沟道，及覆 在沟道上的迭层栅极(stacked gate)。迭层栅极还可包括一个形成在P型井表 面的薄栅极介质层，其常被称为隧道氧化层。迭层栅极还包括一个覆在隧道氧 化层上的多晶硅浮接栅极(floating gate)及覆在浮接栅极上的多晶硅极间介质 层(interpoly dielectric layer)。典型的极间介质层为多层绝缘体，如两层氧化 物将一层氮化物俘获层(nitride trapping layer)夹在中间而形成的氧化物-氮化 物-氧化物层(ONO)。多晶硅控制栅极(control gate)正常情况下是覆在极间 介质层上，因此这样的闪存单元有时候被称为氮化物只读存储器(NROM)。图1是传统闪存单元500的横截面视图。通常的浮接栅极型闪存单元500 包括n+型源极504、 p型沟道505、 n+型漏极512及p型基底502。浮接栅极506被夹在位于沟道505上方的绝缘介质层510及薄隧道氧化层514之间。浮 接栅极506为闪存单元500提供储存元件并利用薄隧道氧化层514及绝缘介质 层510与闪存单元500的其他元件电性隔离。控制栅极508位于绝缘介质层510 顶部并位于浮接栅极或氮化物俘获层506上方。浮接栅极506利用绝缘介质层 510，如二氧化硅(Si02)层，或极间介质层，如ONO极间氧化物层510等与 控制栅极508电性隔离。如图所示的通常闪存单元500基本上是一个具有额外 浮接栅极506的n沟道晶体管。电性存取(access)或连接(coupling) 浮接栅极506仅能通过周围的SK)2层及源极504，漏极512及控制栅极508构 成的电容网络来进行。浮接栅极506上的任何电荷因为本身的硅-二氧化硅 (Si-Si02)能量势垒高度(energy barrier height)而得以保留，从而形成非挥 发性的存储器。图2为一种通常的存储器单元500的阵列520，其示出一种通常的读取方 法。存储器单元500大致上以栅极格形式排列于基底502上。字元线WL0-WL31 与每一行(row)的每一存储器单元500的栅极508连接。位元线MBL0-MBL5 选择性地与每一列(column)的每一存储器单元500的源极或漏极连接。控制 晶体管SEL0-SEL1选择路径，以对位于某一特定位元线MBL0-MBL5及字元 线WL0-WL31上的特定单元500进行程序化，读取或擦除。对闪存单元500进行程序化是指将电荷(电子)注入到浮接栅极506中。 高漏/源极或高源/漏极偏压连同一个高控制栅极电压Vg—起施加。高控制栅极 电压Vg反转沟道505，而偏压将电子向漏极512及源极504加速。在通过沟道 505的过程中，部分电子与硅晶格(silicon lattice)发生碰撞而反向运动至Si-Si02 介面。在控制栅极电压Vg产生的电场的推动下，部分电子运动穿过薄氧化层 514，从而注入到浮接栅极506中。结果，隧道氧化物514的高电场将导致产 生所谓的福乐-诺汉隧道现象(FN tunneling)。单元沟道区505的电子将穿过 栅极氧化物514进入浮接栅极506，因为浮接栅极506被包围在极间介质层510 与隧道氧化层514之间，因此电子即被俘获在浮接栅极506中。程序化结束后， 注入浮接栅极506的电子使得单元的临界电压(threshold voltage)升高。正是 因俘获电子导致的此种临界电压变化及因此带来的沟道导电率变化，使单元 500得以被程序化。程序化操作可针对存储器阵列520的每一个体单元500选择性地进行。每 一个体单元500是利用各自对应字元线WL0-WL31(图2)以及一对界定相关单 元500的位元线MBL0-MBL5来加以选择。选中欲被程序化或读取的闪存单元 500之后，将仅与这些单元500的源极端子504相关联的位元线MBL0-MBL4 选择性地切换至地电势，从而形成虚拟地电势(virtual ground)。对闪存单元500的读取操作是利用一个检测放大器(sense amplifier)(图 2未示)来加以进行。对于己经程序化的单元500，因为浮接栅极506的电荷 增加，使得单元的导通电压Vt也升高。通过施加控制栅极电压Vg以及监测漏 极电流，可以确定具有浮接栅极506电荷以及没有浮接栅极506电荷的单元500 的区别。检测放大器将单元漏极电流与一参考单元的漏极电流进行比较，此参 考单元比如可以是在制造测试中被程序化使之具有一参考位准的闪存单元。与 参考单元相比，经过擦除的闪存单元500具有更大的单元电流，因此为逻辑1， 而经过程序化的闪存单元500具有较低的电流，因此为逻辑0。擦除闪存单元500是指移除浮接栅极506的电子(电荷)。擦除闪存单元 是对很多单元同时施加电压，以使很多单元500在一瞬间同时被擦除。对闪存 单元50的典型擦除操作可以是向源极504施加正电压，向控制栅极508施加 负电压或地电压，且保持闪存单元500的基底502为地电势。漏极512被允许 浮接。在这些条件下，在浮接栅极506与源极504间施加高电场。在擦除 过程中，源极结处于一个栅极控二极管状态，已经设法进入隧道氧化层的Si02 的最初数埃(angstroms)的电子则进而迅速运动至源极。擦除操作完成后，浮 接栅极506的电子己被移除，因此单元的临界电压Vt降低。虽然程序化是针 对个体单元选择性地进行，但典型的擦除是对阵列520中的多个闪存单元500 同时进行。对存储器阵列中的闪存单元500的程序化，读取及擦除是通过综合应用位 元线及字元线来完成。位元线及字元线晶体管利用位元线及字元线来控制特定 存储器单元500的电压及电流，并允许其他位元线在程序化，读取及擦除操作 中放电。希望利用预充电方法来改善NROM单元的读取速度，也希望在解码转换 过程中，通过避免电压变化来降低能耗及噪音，也希望利用大约Vcc/n作为预充电电压，其中n大于1。
技术实现思路
简而言之，本专利技术的一个实施例提供一种，所述 闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及 多个位元线晶体管。所述读取操作方法包括对所述多个偶数位元线临时预充本文档来自技高网...

【技术保护点】
一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管，其特征在于，所述读取操作方法包括：对所述多个偶数位元线临时预充电至大约Ｖｃｃ／ｎ，其中ｎ大于１；对所述多个 奇数位元线临时预充电至地电势或虚拟地电势；以及对流进／流出每个存储器单元的一个第一位元位置的电流进行选择性地检测。

【技术特征摘要】
US 2006-9-25 11/534,6961、一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管，其特征在于，所述读取操作方法包括对所述多个偶数位元线临时预充电至大约Vcc/n，其中n大于1；对所述多个奇数位元线临时预充电至地电势或虚拟地电势；以及对流进/流出每个存储器单元的一个第一位元位置的电流进行选择性地检测。2、 如权利要求1所述的闪存阵列的读取操作方法，其特征在于，还包括 对所述多个奇数位元线临时预充电至大约Vcc/n; 对所述多个偶数位元线临时预充电至地电势或虚拟地电势；以及 对流进/流出每个存储器单元的一个第二位元位置的电流进行选择性地检3、 如权利要求1所述的闪存阵列的读取操作方法，其特征在于，n大约等丁- 2。4、 一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条 字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管，其特征在于， 所述读取操作方法包括对所述多个偶数位元线临时预充电至大约Vcc/n，其中n大于1; 对所述多个奇数位元线临时预充电至地电势或虚拟地电势； 对流进/流出每个存储器单元的一个第一位元位置的电流进行选择性地检 测；以及根据检测到的每个存储器单元的源极侧或漏极侧的电流，确定...

【专利技术属性】
技术研发人员：金钟五，权彝振，刘承杰，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]