一种微处理器，具有第一保险丝与第二保险丝。第一保险丝其中预定数量的保险丝被选择性地熔断，且由第一保险丝提供第一控制值至微处理器的第一电路以控制微处理器的运作。第二保险丝根据预定数量的熔断保险丝而被熔断。其中微处理器于重设时执行以下步骤：读取第一保险丝并计数其中已熔断的保险丝数量；自第二保险丝读取预定数量；比较计数数量与读取自第二保险丝的预定数量；以及于计数数量不同于读取自第二保险丝的预定数量时避免提取与执行使用者程序指令。
【技术实现步骤摘要】
本专利技术主要涉及微处理器的
，特别是关于微处理器中的保险丝使用技 术。
技术介绍
当代的微处理器中所包含的保险丝是可于微处理器的制造过程中被选择性地烧 熔，且保险丝可根据读取自其中的控制值而被选择性地烧熔以控制微处理器的运作。通常 而言，当非熔断保险丝被读取时会回传二进制O (binary zero)，而当熔断保险丝被读取时 则会回传二进制l(binary one)(或者可反向设定)。然而，本专利技术的专利技术人观察到该领域 的微处理器所具有的熔断保险丝却会改变其值，也就是说，熔断保险丝会不正确地回传二 进制0，即便其于微处理器的测试阶段中会正确地回传二进制1，这种情况被称为保险丝重 长(re-growing)或保险丝再生长(re-growth)，意即熔断保险丝在微处理器的持续运作过 程中可被实质地改变，使其于被读取时回传非熔断值而不是回传熔断值。保险丝再生长则 视其值会对微处理器的后续运作造成灾难性的结果，此外，由保险丝再生长所引起的问题 亦很难在失败分析中被侦测出来。美国专利申请案12/609，207叙述针对此问题提出一种使用了错误侦测与修正 (Error Detection And Correction, EDAC)的保险丝的解决方案，此解决方案中的保险丝 是可修正的，也就是大部分的保险丝是设置于由微码所写入的控制硬件中，具体而言，该微 码从保险丝读取数值、在需要时使用错误侦测与修正的保险丝去修改该数值、然后将修正 后的数值写入硬件(例如特定模块缓存器(Model Specific Register, MSR)、特征控制 缓存器(Feature Control Register, FCR)、修补硬件(patch hardware)等)。然而,仍有 些保险丝是无法由微码所修正的，意即，当芯片启动时，不可修正的保险丝中的数值被直接 扫描(scan)至硬件缓存器，而未经过微码使用错误侦测与修正技术去修正该数值。举例来 说，不可修正的保险丝有高速缓存修正保险丝、以及锁相回路(Phase Lock Loop，PLL)校正 保险丝。在微处理器的一实施例中，微码无法读取不可修正的保险丝。因此，亟需一种方法可以决定不可修正的保险丝是否发生了保险丝再生长状况。
技术实现思路
本专利技术的一实施例提供了一种微处理器。该微处理器包括了多个第一保险丝以及 多个第二保险丝。上述第一保险丝其中一预定数量的保险丝被选择性地熔断，且由上述第 一保险丝提供多个第一控制值至上述微处理器的第一电路以控制上述微处理器的运作。上 述第二保险丝根据上述预定数量的熔断保险丝而被熔断。其中上述微处理器于重设时执行 以下步骤读取上述第一保险丝并计数其中已熔断的保险丝数量；自上述第二保险丝读取 上述预定数量；比较上述计数数量与读取自上述第二保险丝的上述预定数量；以及于上述 计数数量不同于上述读取自上述第二保险丝的上述预定数量时避免提取与执行使用者程 序指令。4本专利技术的另一实施例提供了一种操作方法，适用于操作一微处理器。上述操作方 法操作包括以下步骤读取多个第一保险丝，其中一预定数量的保险丝被选择性地熔断，且 其中多个第一控制值自上述第一保险丝被提供至一微处理器的第一电路以控制上述微处 理器的运作；计数上述第一保险丝中已熔断的保险丝的数量；自多个第二保险丝读取上述 预定数量，其中上述第二保险丝是根据上述预定数量的已熔断保险丝而被熔断；比较上述 计数的保险丝数量与上述读取的预定数量；以及在上述计数的保险丝数量不同于上述读取 的预定数量时避免上述微处理器提取与执行使用者程序指令。附图说明图1是根据本专利技术所述的微处理器的示意图。图2是根据本专利技术所述制造图1的微处理器100的运作流程图。图3是显示图1的微处理器100的运作流程图。图4是根据本专利技术另一实施例所述的微处理器100的示意图。图5是显示制造图4的微处理器100的运作流程图。图6是显示图4的微处理器100的运作流程图。图7是根据本专利技术另一实施例所述的微处理器100的示意图。图8是显示制造图7的微处理器100的运作流程图。图9是显示图7的微处理器100的运作流程图。图10是显示图7的微处理器100执行特定模块缓存器写入指令的运作流程图。图11是显示图7的微处理器100执行特定模块缓存器读取指令的运作流程图。图12是根据本专利技术另一实施例所述的微处理器100的示意图。图13是根据本专利技术所述制造图12的微处理器100的运作流程图。图14是显示图12的微处理器100的运作流程图。主要组件符号说明100 微处理器；102 指令高速缓存；104 指令转译器；106 指令配送器；108 指令译码器；114 执行单元；116 微码单元；118、158 修正数据保险丝数值；122 重设微码；124、198 控制硬件；126、166 数据保险丝数值；128、168 错误侦测与修正保险丝数值；132、193 错误侦测与修正保险丝；134 控制值；136 保险丝烧熔电压输入；144 暂存装置；152 可修正数据保险丝；164 控制值；172 保险丝；174 特定模块缓存器；181 重设时保险丝测试选项的保险丝数值；182、184、188 签章；183 修正签章值；185、186 签章补码；191 扫描缓存器；192 不可修正数据保险丝；194 计数数量；195 数据保险丝；196 微码可读取的缓存器；197 微码可写入的缓存器；199 状态机。具体实施例方式本专利技术的实施例是使微处理器的微码能够读取不可修正的保险丝。当微处理器的 一部分在制造时，便决定了其中将被熔断的不可修正的保险丝数量，举例来说，假设一微处 理器的某一部份有1000个不可修正的保险丝，而其中的147个将被熔断，接着，该熔断数量 被当作签章(signature)熔断在可修正的保险丝的一集合中，该集合的保险丝可透过上述 错误侦测与修正技术由微码所修正。当微处理器重设(reset)而执行重设微码时，微处理 器读取所有不可修正的保险丝并计数其中被熔断的保险丝数量，然后比对计数的数量与读 取自可修正的保险丝的上述签章(于可修正的保险丝在需要时进行修正之后)。若计数的 数量不同于上述签章，则不允许该部份离开重设程序、或将此错误输出至一软件可读取的 缓存器。图1是根据本专利技术所述的微处理器的示意图。微处理器100包括多个保险丝172， 在一实施例中，保险丝172为多晶硅(polysilicon)保险丝，但其它保险丝技术，例如金属 保险丝，亦可应用在本专利技术的实施例中。保险丝172虽然是实质相同的结构，但逻辑上则可 分为两个群组，即错误侦测与修正保险丝132与数据保险丝，而数据保险丝又可再分为可 修正数据保险丝152与不可修正数据保险丝192，某一特定的保险丝172是否被配置为数据 保险丝或错误侦测与修正保险丝132是依据微处理器100的制造者(manufacturer)所使 用的错误侦测与修正算法而定。保险丝172设定使微处理器100的制造者可于输入136提供规定电压 (prescribed voltage)以选择性地去个别熔断保险丝172。在一实施例中，制造者透过联合 测试行动小组(Joint Test Action Group，JTAG)扫描接口指定(specify本文档来自技高网...
【技术保护点】
一种微处理器，包括：多个第一保险丝，其中一预定数量的保险丝被选择性地熔断，且由上述第一保险丝提供多个第一控制值至上述微处理器的第一电路以控制上述微处理器的运作；以及多个第二保险丝，根据上述预定数量的熔断保险丝而被熔断，其中上述微处理器于重设时执行以下步骤：读取上述第一保险丝并计数其中已熔断的保险丝数量；自上述第二保险丝读取上述预定数量；比较上述计数数量与读取自上述第二保险丝的上述预定数量；以及在上述计数数量不同于上述读取自上述第二保险丝的上述预定数量时避免提取与执行使用者程序指令。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：G葛兰亨利，达鲁斯D嘉斯金斯，史蒂芬嘉斯金斯，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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