一种半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件及其制造方法，是在栅极替代工艺中形成栅极时，在形成功函数金属层和第一金属层以后，去除一部分的功函数金属层和第一金属层；而后在去除部分填充形成第二金属层。这种栅极结构的器件，由于去除了一部分的本身具有高电阻率的功函数金属层，并填充了本身具有低电阻率的第二金属层，这样大大减小了栅极整体的电阻率，进而提高了器件的AC性能。

【技术实现步骤摘要】

本专利技术通常涉及一种制造半导体器件及其制造方法，具体来说，涉及一种基于栅极替代工艺的低电阻栅极器件的制造方法。
技术介绍
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。32/22 纳米工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。以“高k栅介质/金属栅”技术为核心的CMOS 器件栅工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。目前，针对高k栅介质/金属栅技术的研究可大概分为两个方向，即前栅工艺和栅极替代工艺(也称后栅工艺)。对于栅极替代工艺，典型的步骤包括形成伪栅，接着形成伪栅的侧墙和源/漏极区，而后去除器件的伪栅以形成开口，然后将具有不同功函数的金属填入开口中重新形成栅极，这种工艺的优点在于，其栅极的形成在源、漏极生成之后，此工艺中栅极不需要承受很高的退火温度，避免了高的热预算造成器件可能的功函数转移，但此工艺在开口的侧壁上形成了一部分功函数金属，而功函数金属本本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，所述方法包括：Ａ．提供半导体衬底；Ｂ．在所述半导体衬底上形成伪栅堆叠及其侧墙，以及在所述伪栅堆叠两侧的半导体衬底内形成源极区和漏极区，所述伪栅堆叠包括高ｋ栅介质层和伪栅极；Ｃ．去除所述伪栅极，暴露所述高ｋ栅介质层以形成开口；Ｄ．覆盖所述开口内的底部和侧壁形成功函数金属层，以及在功函数金属层上形成填满所述开口的第一金属层；Ｅ．将所述开口内功函数金属层与第一金属层的上部去除；Ｆ．在所述开口内填充第二金属层。

【技术特征摘要】
1.一种制造半导体器件的方法，所述方法包括A.提供半导体衬底；B.在所述半导体衬底上形成伪栅堆叠及其侧墙，以及在所述伪栅堆叠两侧的半导体衬底内形成源极区和漏极区，所述伪栅堆叠包括高k栅介质层和伪栅极；C.去除所述伪栅极，暴露所述高k栅介质层以形成开口；D.覆盖所述开口内的底部和侧壁形成功函数金属层，以及在功函数金属层上形成填满所述开口的第一金属层；E.将所述开口内功函数金属层与第一金属层的上部去除；F.在所述开口内填充第二金属层。2.根据权利要求1所述的方法，其中所述第一金属层和第二金属层从包含下列元素的组中选择元素来形成Al、Ti、Ta、W、Cu及其组合。3.根据权利要求1所述的方法，其中所述功函数金属层从包含下列元素的组中选择元素来形成TiN、TiAlN, TaN, TaAlN及其组合。4.根据权利要求1所述的方法，其中所述第二金属层的厚度大于第一金属层的厚度。5.根据权利要求1所述的方法，其中所述第二金属层的电阻率小于所述第一金属层的电阻率；所述第一金属层的电阻率小于所述功函数金属层的电阻率。6.根据权利要求5所述的方法，其中所述第二金属层为Cu、Al或其组合。7.根据权利要求1至6中任一项所述的方法，其中在步骤C去...

【专利技术属性】
技术研发人员：尹海洲，钟汇才，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11