一种半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件及其制造方法，是在栅极替代工艺中形成栅极时，在形成功函数金属层和第一金属层以后，去除一部分的功函数金属层和第一金属层；而后在去除部分填充形成第二金属层。这种栅极结构的器件，由于去除了一部分的本身具有高电阻率的功函数金属层，并填充了本身具有低电阻率的第二金属层，这样大大减小了栅极整体的电阻率，进而提高了器件的AC性能。

【技术实现步骤摘要】

本专利技术通常涉及一种制造半导体器件及其制造方法，具体来说，涉及一种基于栅极替代工艺的低电阻栅极器件的制造方法。
技术介绍
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。32/22 纳米工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。以“高k栅介质/金属栅”技术为核心的CMOS 器件栅工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。目前，针对高k栅介质/金属栅技术的研究可大概分为两个方向，即前栅工艺和栅极替代工艺(也称后栅工艺)。对于栅极替代工艺，典型的步骤包括形成伪栅，接着形成伪栅的侧墙和源/漏极区，而后去除器件的伪栅以形成开口，然后将具有不同功函数的金属填入开口中重新形成栅极，这种工艺的优点在于，其栅极的形成在源、漏极生成之后，此工艺中栅极不需要承受很高的退火温度，避免了高的热预算造成器件可能的功函数转移，但此工艺在开口的侧壁上形成了一部分功函数金属，而功函数金属本身的电阻率较高，会导致栅极电阻率过高，而过高的栅极电阻率会影响器件的AC (Alternating Current，交流) 性能。因此，需要提出一种基于栅极替代工艺的能够降低器件的栅极电阻率的器件结构及其制造方法。
技术实现思路
为了解决上述问题，本专利技术提供了一种制造半导体器件的方法，所述方法包括提供半导体衬底；在衬底上形成伪栅堆叠及其侧墙，以及在所述伪栅堆叠两侧的半导体衬底内形成源极区和漏极区，所述伪栅堆叠包括高k栅介质层和伪栅极；去除所述伪栅极，暴露所述高k栅介质层以形成开口 ；覆盖所述开口内的底部和侧壁形成功函数金属层，以及在功函数金属层上形成填满所述开口的第一金属层；将所述开口内功函数金属层与第一金属层的上部去除；在所述开口内填充第二金属层。在上述基础上，其中所述第一金属层和第二金属层可以从包含下列元素的组中选择元素来形成Al、Ti、Ta、W、Cu及其组合。在这个工艺中，在去除伪栅极之后，可以进一步去除下面的高k栅介质层，再重新淀积一层高k栅介质层。这么做的好处是避免在去除伪栅极时对高k栅介质层的破坏。本专利技术还提供了一种半导体器件，其中所述器件包括半导体衬底；形成于半导体衬底上的栅堆叠以及侧墙；形成于所述栅堆叠两侧的半导体衬底内的源极区和漏极区； 其中所述栅堆叠的下部包括高k栅介质层；形成于所述高k栅介质层上的功函数金属层；形成于所述功函数金属层上的第一金属层，其中所述第一金属层的底部和侧壁由所述功函数金属层覆盖；其中所述栅堆叠的上部包括形成于所述第一金属层及功函数金属层上的第二金属层。其中所述第一金属层和第二金属层可以从包含下列元素的组中选择元素来形成Al、Ti、Ta、W、Cu及其组合。以上所述的半导体器件及其制造方法中，其中第二金属层的电阻率小于第一金属层的电阻率，并且第一金属层的电阻率小于功函数金属层的电阻率。通过采用本专利技术所述的方法，在形成包括功函数金属层和第一金属层后，将功函数金属层和第一金属层去除一部分，其去除部分由另一低电阻率的第二金属层替代形成， 这样大大减小了栅电极的电阻率，进而有效提高了器件的AC特性。附图说明图1示出了根据本专利技术的实施例的半导体器件的制造方法的流程图；图2-11示出了根据本专利技术的实施例的半导体器件各个制造阶段的示意图。具体实施例方式本专利技术通常涉及制造半导体器件的方法。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。 另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。根据本专利技术的实施例，参考图1，图1示出了根据本专利技术的实施例的半导体器件的制造方法的流程图。在步骤101，提供半导体衬底200，参考图2。在本实施例中，衬底200 包括位于晶体结构中的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底200可以包括各种掺杂配置。其他例子的衬底200还可以包括其他基本半导体，例如锗和金刚石。或者，衬底200可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。在步骤102，在衬底上形成伪栅堆叠300以及侧墙208，以及在所述伪栅堆叠300 两侧的半导体衬底200内形成源极区和漏极区210，所述伪栅堆叠300包括高k栅介质层 202和伪栅极204，如图5所示。图5所示的器件结构为形成本专利技术器件结构的中间结构， 可以通过常规工艺步骤、材料以及设备来形成，其对本领域的技术人员来说是显而易见的。具体来说，首先，在所述半导体衬底200上形成高k介质层202和伪栅极204，如图2所示。所述高k栅介质层202可以包括高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)。高k介质材料的例子包括例如铪基材料，如Hf02、HfSiO、HfSiON、HfTaO, HfTi0、Hf7r0，其组合和/或者其它适当的材料。伪栅极204可以例如为多晶硅。在本实施例中，伪栅极204包括非晶硅。栅极介质层202和伪栅极204可以由MOS技术工艺，例如沉积、光刻、蚀刻及/或其他合适的方法形成。在以下描述中所述高k栅介质层202和伪栅极 204被称作伪栅堆叠300。而后，覆盖所述伪栅堆叠300形成侧墙208，如图2所示。侧墙208可以由氮化硅、 氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。侧墙208可以具有多层结构。在本实施例中，侧墙208由SiN形成。侧墙208 可以通过包括沉积合适的电介质材料的方法形成。侧墙208有一段覆盖在伪栅堆叠300上， 这种结构可以用本领域技术人员所知晓的工艺得到。在其它实施例中，侧墙208也可以没有覆盖在伪栅堆叠300上。而后，如图2所示，形成源极区和漏极区210，源极区和漏极区210可以通过根据期望的晶体管结构，注入P型或η型掺杂物或杂质到衬底200中而形成。源极区和漏极区 210可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成，而后对源极区和漏极区210进行退火，以激活掺杂。特别地，在形成源极区和漏极区210之前，还可以形成源 /漏浅结区206，源/漏浅结区206通常包括源/漏延伸区和/或halo区。特别地，在形成源极区和漏极区210以后，还可以在所述源极区和漏极区210的半导体衬底200上形成金属硅化物层211。所述金属硅化物层211的形成可以为自对准形成金属硅化物，先在所述器件上本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，所述方法包括：Ａ．提供半导体衬底；Ｂ．在所述半导体衬底上形成伪栅堆叠及其侧墙，以及在所述伪栅堆叠两侧的半导体衬底内形成源极区和漏极区，所述伪栅堆叠包括高ｋ栅介质层和伪栅极；Ｃ．去除所述伪栅极，暴露所述高ｋ栅介质层以形成开口；Ｄ．覆盖所述开口内的底部和侧壁形成功函数金属层，以及在功函数金属层上形成填满所述开口的第一金属层；Ｅ．将所述开口内功函数金属层与第一金属层的上部去除；Ｆ．在所述开口内填充第二金属层。

【技术特征摘要】
1.一种制造半导体器件的方法，所述方法包括A.提供半导体衬底；B.在所述半导体衬底上形成伪栅堆叠及其侧墙，以及在所述伪栅堆叠两侧的半导体衬底内形成源极区和漏极区，所述伪栅堆叠包括高k栅介质层和伪栅极；C.去除所述伪栅极，暴露所述高k栅介质层以形成开口；D.覆盖所述开口内的底部和侧壁形成功函数金属层，以及在功函数金属层上形成填满所述开口的第一金属层；E.将所述开口内功函数金属层与第一金属层的上部去除；F.在所述开口内填充第二金属层。2.根据权利要求1所述的方法，其中所述第一金属层和第二金属层从包含下列元素的组中选择元素来形成Al、Ti、Ta、W、Cu及其组合。3.根据权利要求1所述的方法，其中所述功函数金属层从包含下列元素的组中选择元素来形成TiN、TiAlN, TaN, TaAlN及其组合。4.根据权利要求1所述的方法，其中所述第二金属层的厚度大于第一金属层的厚度。5.根据权利要求1所述的方法，其中所述第二金属层的电阻率小于所述第一金属层的电阻率；所述第一金属层的电阻率小于所述功函数金属层的电阻率。6.根据权利要求5所述的方法，其中所述第二金属层为Cu、Al或其组合。7.根据权利要求1至6中任一项所述的方法，其中在步骤C去...

【专利技术属性】
技术研发人员：尹海洲，钟汇才，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11