MOS晶体管隔离区制造方法及MOS晶体管技术

本发明专利技术提供了一种MOS晶体管隔离区制造方法及MOS晶体管。根据本发明专利技术的MOS晶体管隔离区制造方法包括：氧化物层形成步骤，用于在衬底上生成氧化物层；多晶硅层形成步骤，用于在所述氧化物层上生成多晶硅层；氮化硅层形成步骤，用于在所述多晶硅层上生成氮化硅层；刻蚀步骤，用于刻蚀所述多晶硅层和所述氮化硅层以形成与隔离区相对应的图案；以及隔离区形成步骤，用于通过生成氧化物来形成隔离区。通过采用根据本发明专利技术的MOS晶体管隔离区制造方法，能够在不降低MOS晶体管的性能的情况下减小鸟嘴区。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，更具体地说，本专利技术涉及一种MOS晶体管隔离区制造方法及根据该MOS晶体管边界制造方法制成的MOS晶体管。
技术介绍
在制造MOS (金属_氧化物_半导体)晶体管器件时，场区(隔离区)的制备都是先于有源区的。通常隔离区会生长一个较厚的氧化层以防止寄生MOS晶体管的开启。在生长这一层氧化层时，有源区会覆盖有光刻胶。但是隔离区的氧化会横扩一部分进入有源区， 形成一个“鸟嘴”形状的横向突出部分，一般将该突出的“鸟嘴”形状的部分称为“鸟嘴区”。随着MOS晶体管器件尺寸的缩小，“鸟嘴区”会影响器件尺寸的缩小，从而妨碍了器件的小型化。另一方面，随着MOS晶体管器件尺寸的缩小，“鸟嘴区”对窄沟器件的电学特性已产生了明显的影响。因此，希望能够提出一种能够在不降低MOS晶体管的性能的情况下减小“鸟嘴区” 的技术方案。
技术实现思路
鉴于上述技术问题，本专利技术的一个目的是提供能够在不降低MOS晶体管的性能的情况下减小“鸟嘴区”的MOS晶体管隔离区制造方法，并且提供一种根据该MOS晶体管边界制造方法制成的MOS晶体管。根据本专利技术的第一方面，提供了一种MOS晶体管隔离区制造方法，其包括氧化物层形成步骤，用于在衬底上生成氧化物层；多晶硅层形成步骤，用于在所述氧化物层上生成多晶硅层；氮化硅层形成步骤，用于在所述多晶硅层上生成氮化硅层；刻蚀步骤，用于刻蚀所述多晶硅层和所述氮化硅层以形成与隔离区相对应的图案；以及隔离区形成步骤，用于通过生成氧化物来形成隔离区。优选地，在上MOS晶体管隔离区制造方法中，所述MOS晶体管为功率VDMOS (垂直双扩散金属_氧化物半导体场效应晶体管)器件。优选地，在上MOS晶体管隔离区制造方法中，所述氧化物层是二氧化硅层。优选地，在上MOS晶体管隔离区制造方法中，所述刻蚀步骤采用了干法刻蚀。优选地，在上MOS晶体管隔离区制造方法中，所述氧化物层的厚度为100A至150A。 优选地，在上MOS晶体管隔离区制造方法中，所述多晶硅层的厚度为500A至700A。优选地，在上MOS晶体管隔离区制造方法中，所述氮化硅层的厚度为700A至 2000A。优选地，在上MOS晶体管隔离区制造方法中，所述隔离区的厚度为7000A至 12000A。通过采用根据本专利技术的第一方面的MOS晶体管隔离区制造方法，能够在不降低 MOS晶体管的性能的情况下减小“鸟嘴区”。在一个具体实施例中，所述MOS晶体管例如为高压器件。根据本专利技术的第二方面，提供了根据本专利技术第一方面所述的MOS晶体管隔离区制造方法制造的MOS晶体管(例如功率MOS晶体管)。并且，本领域技术人员可以理解的是，由于采用了根据本专利技术第一方面所述的MOS 晶体管隔离区制造方法，因此，本领域技术人员可以理解的是，根据本专利技术第二方面的MOS 晶体管同样能够实现根据本专利技术的第一方面的MOS晶体管隔离区制造方法所能实现的有益技术效果。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中图1示意性地示出了根据本专利技术的一个优选实施例的MOS晶体管隔离区制造方法的流程图；图2示意性地示出了图1所示的MOS晶体管隔离区制造方法的氧化物层形成步骤之后得到的半导体结构的示意图；图3示意性地示出了图1所示的MOS晶体管隔离区制造方法的多晶硅层形成步骤之后得到的半导体结构的示意图；图4示意性地示出了图1所示的MOS晶体管隔离区制造方法的氮化硅层形成步骤之后得到的半导体结构的示意图；图5示意性地示出了图1所示的MOS晶体管隔离区制造方法的刻蚀步骤之后得到的半导体结构的示意图；以及图6示意性地示出了图1所示的MOS晶体管隔离区制造方法的隔离区形成步骤之后得到的半导体结构的示意图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。应该注意的是，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施例方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图1示意性地示出了根据本专利技术的一个优选实施例的MOS晶体管隔离区制造方法的流程图。在本实施例中，MOS晶体管隔离区制造方法包括如下步骤首先执行氧化物层形成步骤Si，用于在衬底1上生成氧化物层2。图2示意性地示出了图1所示的MOS晶体管隔离区制造方法的氧化物层形成步骤之后得到的半导体结构的示意图。具体地说，氧化物层2优选地是二氧化硅(SiO2)的层。并且，优选地，氧化物层 2的厚度为100A至150A。随后执行多晶硅层形成步骤S2，用于在所述氧化物层2上生成多晶硅层3。图3 示意性地示出了图1所示的MOS晶体管隔离区制造方法的多晶硅层形成步骤之后得到的半导体结构的示意图。需要说明的是，现有技术并不在氧化物层2上生成多晶硅层3。并且， 优选地，多晶硅层3的厚度为500A至700A。之后执行氮化硅层形成步骤S3，用于在所述多晶硅层3上生成氮化硅层4。图4 示意性地示出了图1所示的MOS晶体管隔离区制造方法的氮化硅层形成步骤之后得到的半导体结构的示意图。并且，优选地，氮化硅层4的厚度为700A至2000A。然后执行刻蚀步骤S4，用于刻蚀所述多晶硅层3和所述氮化硅层4以形成与隔离区相对应的图案。图5示意性地示出了图1所示的MOS晶体管隔离区制造方法的刻蚀步骤之后得到的半导体结构的示意图。具体地说，该刻蚀步骤S4可采用干法刻蚀技术，对氮化硅和多晶硅进行了刻蚀，以形成图案。然后执行隔离区形成步骤S5，用于通过生成氧化物来形成隔离区5。图6示意性地示出了图1所示的MOS晶体管隔离区制造方法的隔离区形成步骤之后得到的半导体结构的示意图。在本实施例中，隔离区5的厚度可以达到7000A至12000A。该厚度范围与现有技术所实现的隔离区的厚度范围相当，因为所形成的半导体器件(例如功率MOS晶体管) 可以达到与现有技术所实现的半导体器件相当的器件性能；即器件性能未被牺牲。可以看出，本实施例实际上采用了多晶缓冲硅局部氧化PBL (Poly-Buffered LOCOS)隔离工艺。其中多晶硅层被用作针对氮化硅的缓冲层。相对于现有技术，氧化物层(在本实施例中为二氧化硅)的厚度降低了。并且，由于降低了氧化物层(在本实施例中为二氧化硅)的厚度，从而抑制了氧气(O2)和水(H2O) 向有源区的横向扩散，从而能够在不降低MOS晶体管的性能的情况下减小“鸟嘴区”。本专利技术尤其适合于功率MOS晶体管，特别是功率VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)器件。并且，在一个实施例中，通过对比测试结果可知，在保持相同的功率VDMOS晶体管器件的性能的情况下，降低了 0. 1-0. 3um的鸟嘴区尺寸。在一些具体实施例中，例如在高压MOS晶体管器件的应用环境中，在同一个芯片电路中，会需要较多的隔离区5，因此，通过有利地采用根据本专利技术的MOS晶体管隔离区制造方法，则所制造出来的(例如高压)MOS晶体管能够极大地减小隔离器的鸟嘴区尺寸，从而能够在不降低MOS晶体管的性能的情况下减小MOS晶体管器件尺寸，或者对于相同的MOS 晶体管器件尺寸提高MOS晶体管器件的性能。因此，本专利技术所提供的MOS晶体管隔离区制造方法及所制成的MOS晶本文档来自技高网...

【技术保护点】
１．一种ＭＯＳ晶体管隔离区制造方法，其特征在于，包括：氧化物层形成步骤，用于在衬底上生成氧化物层；多晶硅层形成步骤，用于在所述氧化物层上生成多晶硅层；氮化硅层形成步骤，用于在所述多晶硅层上生成氮化硅层；刻蚀步骤，用于刻蚀所述多晶硅层和所述氮化硅层以形成与隔离区相对应的图案；以及隔离区形成步骤，用于通过生成氧化物来形成隔离区。

【技术特征摘要】
1.一种MOS晶体管隔离区制造方法，其特征在于，包括 氧化物层形成步骤，用于在衬底上生成氧化物层；多晶硅层形成步骤，用于在所述氧化物层上生成多晶硅层； 氮化硅层形成步骤，用于在所述多晶硅层上生成氮化硅层；刻蚀步骤，用于刻蚀所述多晶硅层和所述氮化硅层以形成与隔离区相对应的图案；以及隔离区形成步骤，用于通过生成氧化物来形成隔离区。2.根据权利要求1所述的MOS晶体管隔离区制造方法，其特征在于，其中所述MOS晶体管为功率VDMOS器件。3.根据权利要求1或2所述的MOS晶体管隔离区制造方法，其特征在于，其中所述氧化物层是二氧化硅层。4.根据权利要求1或2所述的MOS晶体管隔离区制造方法，其特征在于，其中所述刻蚀步骤采用了干...

【专利技术属性】
技术研发人员：邵丽，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31