一种隔离区、半导体器件制造技术

一种隔离区(142)，所述隔离区(142)包括嵌于半导体基底(100)中的第一凹槽和填充所述第一凹槽的绝缘层，所述第一凹槽包括第一侧壁(122)、底壁和由所述底壁延伸并接于所述第一侧壁(122)的第二侧壁(124)，所述第一侧壁(122)与所述半导体基底(100)的法线间的夹角大于标准值。一种隔离区(142)的形成方法，包括：在半导体基底(100)上形成第一沟槽，所述第一沟槽的侧壁(122)与所述半导体基底(100)的法线间的夹角大于标准值；在所述侧壁(122)上形成掩膜，利用所述掩膜在半导体基底(100)上形成第二沟槽；形成绝缘层，以填充所述第一沟槽和所述第二沟槽。一种半导体器件及其形成方法，在所述半导体器件中，在承载用以形成源漏区的半导体层(146)的第二凹槽(144)和所述第一侧壁(122)和所述第二侧壁(124)之间夹有所述半导体基底材料。利于减少漏电。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体
，具体来说，涉及一种隔离区、半导体器件及其形成方法。
技术介绍
当前，形成半导体器件的方法包括首先，如图I和图2所示，在半导体基底10上形成有源区20和环绕所述有源区20的隔离区12 ;随后，如图3和图4所示，形成栅堆叠结构(所述栅堆叠结构包括栅介质层22，形成于所述栅介质层22上的栅极24以及环绕所述栅介质层22和所述栅极24的侧墙26，实践中，所述栅极上还形成有盖层，所述盖层通常为氮化硅，可防止所述栅极在操作过程中受损伤，为描述方便，本文件内的文字和附图中，不 再标示所述盖层)，所述栅堆叠结构形成于所述有源区20上并延伸至所述隔离区12 ;再后，如图5和图6所示，以所述栅堆叠结构和所述隔离区12为掩膜，去除所述有源区20内部分厚度的所述半导体基底10，以形成凹槽30 ;最后，在所述凹槽30中生成半导体材料，以填充所述凹槽30，形成源漏区。然而，如图7至图9所示，实践中发现，在所述源漏区32和所述隔离区12的交界处，形成有缝隙34 ;继而，如图10至图12所示，使得后续在所述源漏区32上形成接触区36(如金属硅化物层)时，所述接触区36易经所述缝隙34而到达结区，进而导致漏电。
技术实现思路
为了解决上述问题，本专利技术提供了一种半导体器件及其形成方法，利于减少漏电。本专利技术提供的一种隔离区，所述隔离区包括第一凹槽和填充所述第一凹槽的绝缘层，所述第一凹槽嵌于半导体基底中，所述第一凹槽包括第一侧壁、底壁和由所述底壁延伸并接于所述第一侧壁的第二侧壁，其中，所述第一侧壁与所述半导体基底的法线间的夹角大于标准值。可选地，所述第一侧壁与所述半导体基底的法线间的夹角为5 20°。可选地，在垂直于所述半导体基底的任一剖面上，所述第二侧壁与所述第一侧壁接于第一接点和第二接点，由所述第一接点至所述第二接点，所述第二侧壁与所述半导体基底的法线间的夹角增大。一种半导体器件，所述半导体器件包含上述的隔离区，所述半导体器件还包括源漏区，所述源漏区包括第二凹槽和填充所述第二凹槽的半导体层，其中，所述第二凹槽与所述第一侧壁和第二侧壁之间夹有所述半导体基底材料。可选地，所述半导体基底材料为Si时，对于PMOS器件，所述半导体层为SigGex ；对于NMOS器件，所述半导体层为Si : C。一种隔离区的形成方法，包括在半导体基底上形成第一沟槽，所述第一沟槽的侧壁与所述半导体基底的法线间的夹角大于标准值；在所述侧壁上形成掩膜，利用所述掩膜在半导体基底上形成第二沟槽；形成绝缘层，以填充所述第一沟槽和所述第二沟槽。可选地，所述侧壁与所述半导体基底的法线间的夹角为5° 20°。可选地，在形成所述绝缘层之前，还包括对所述第二沟槽执行刻蚀操作，以扩大所述第二沟槽。一种半导体器件的形成方法，包括以上述的方法形成所述隔离区，所述隔离区用以间隔有源区；在所述半导体基底上形成栅堆叠结构，所述栅堆叠结构贯穿所述有源区并延伸至 所述隔离区；以所述栅堆叠结构和所述隔离区为掩膜，在所述有源区内形成第三沟槽；在所述第三沟槽中填充半导体层，以形成源漏区。可选地，所述半导体基底材料为Si时，对于PMOS器件，所述半导体层为SigGex ；对于NMOS器件，所述半导体层为Si : C。与现有技术相比，采用本专利技术提供的技术方案具有如下优点通过增大所述第一侧壁(即，第一沟槽的侧壁)与所述半导体基底的法线间的夹角，可在所述隔离区的开口面积相同的前提下，使嵌入的所述隔离区的横截面积小于所述开口面积；而在后续步骤中，是以所述隔离区的开口为掩膜形成源漏区的，且在形成用以承载源漏区材料的槽时，采用各向异性刻蚀工艺，使得在所述隔离区的开口处，接于所述隔离区的所述有源区被去除，而在平行于所述半导体基底的任一截面上，由于所述隔离区横截面积减小，接于所述隔离区的所述有源区将不再被去除，即，嵌入的所述隔离区仍接于所述有源区材料(即所述半导体基底材料)，换言之，在所述槽和所述隔离区之间残留有所述半导体基底材料，即，所述槽的各壁均为所述半导体基底材料(其中，由于所述槽和所述隔离区之间残留有所述半导体基底材料，而使靠近所述隔离区的所述槽的侧壁由所述隔离区材料变更为所述半导体基底材料)，再在所述槽中以所述半导体基底材料为籽晶生长源漏区材料(所述半导体基底材料为Si时，对于PMOS器件，所述半导体层为SigGex ;对于NMOS器件，所述半导体层为Si:C时，利于减少在形成的所述源漏区与所述隔离区的交界处形成缝隙的可能性；进而，由于缝隙的减少，还可在所述槽中形成所述源漏区材料时减少应力损失;通过在垂直于所述半导体基底的任一剖面上，由所述第一接点至所述第二接点，所述第二侧壁与所述半导体基底的法线间的夹角增大，利于扩大由所述第二侧壁限定的区域的横截面积，继而，利用所述绝缘层填充所述区域进而形成所述隔离区时，利于增强隔离效果；或者，通过在形成所述绝缘层之前，对所述第二沟槽执行刻蚀操作，以扩大所述第二沟槽，可增加所述第二沟槽的横截面积，继而，以所述绝缘层填充所述第二沟槽时，利于增强隔离效果。附图说明下列各剖视图均为沿对应的俯视图中给出的剖线(AA’、BB’ )切割已形成的结构后获得。图I和图2所不为现有技术中形成有源区后的结构不意图；图3和图4所示为现有技术中形成栅堆叠结构后的结构示意图；图5和图6所示为现有技术中形成凹槽后的结构示意图；图7至图9所示为现有技术中形成源漏区后的结构示意图；图10至图12所示为现有技术中形成接触区后的结构示意图；图13所示为本专利技术隔离区第一实施例的结构示意图；图14所示为本专利技术隔离区第二实施例的结构示意图；图15所示为本专利技术半导体器件实施例的结构示意图；图16所示为本专利技术隔离区的形成方法第一实施例中形成第一沟槽后的结构示意图； 图17所示为本专利技术隔离区的形成方法第一实施例中形成第二沟槽后的结构示意图；图18所示为本专利技术隔离区的形成方法第二实施例中形成第二沟槽后的结构示意图；图19所示为本专利技术隔离区的形成方法第一实施例中形成绝缘层后的结构示意图；图20所示为本专利技术半导体器件的形成方法实施例中形成隔离区后的结构示意图；图21所示为本专利技术半导体器件的形成方法实施例中形成栅堆叠结构后的结构示意图；图22所示为本专利技术半导体器件的形成方法实施例中形成第三沟槽后的结构示意图；图23所示为本专利技术半导体器件的形成方法实施例中形成半导体层后的结构示意图。具体实施方式下文的公开提供了许多不同的实施例或例子用来实现本专利技术提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。本专利技术提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本专利技术要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。如图13所示，本专利技术提供了一种隔离区，所述隔离区包括第一凹槽120和填充所述第一凹槽120的绝缘层140，所述第一凹槽120嵌于半导体基底100中，所述第一凹槽120包括第一侧壁122、底壁1本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.07.01 CN 201010223894.21.一种隔离区，所述隔离区包括第一凹槽和填充所述第一凹槽的绝缘层，所述第一凹槽嵌于半导体基底中，所述第一凹槽包括第一侧壁、底壁和由所述底壁延伸并接于所述第一侧壁的第二侧壁，其特征在于所述第一侧壁与所述半导体基底的法线间的夹角大于标准值； 所述第一侧壁与所述半导体基底的法线间的夹角为5° 20°。2.根据权利要求I所述的隔离区，其特征在于在垂直于所述半导体基底的任一剖...

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：实用新型
国别省市：