半导体元件及其制法制造技术

本发明专利技术提供一种半导体元件及其制法。半导体元件包括一基材、一隔离结构特征设置于基材上、以及有源区相邻于隔离结构特征。隔离结构特征可以是浅沟隔离结构（ＳＴＩ）特征。浅沟隔离结构特征在顶部具有一第一宽度，与在底部具有一第二宽度，其中第一宽度小于第二宽度。本发明专利技术另外提供一种半导体元件的制作方法。制作方法包括形成浅沟隔离结构特征，以及成长外延层相邻于浅沟隔离结构特征以形成有源区。本发明专利技术的优点包括但不限于，改善浅沟隔离结构特征的品质与制作性。本发明专利技术可提供的优点在于，使形成有源元件的区域中具有较大宽度（亦即相对于基材的位置），因此，能增加有源区域的有效顶部宽度。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，且特别涉及一种具有多个有源区于其中的半导体元 件。
技术介绍
半导体集成电路(integrated circuit, IC)已经历快速的发展。IC发展的过程 中，当IC几何尺寸逐渐缩小的同时，功能元件的密度随之逐渐增加。尺寸缩小的好处在于 增加生产效率(production efficiency)与降低相关工艺成本。然而，当元件密度提高 的同时，组件(feature)必须形成于越来越窄的间距(pitch)之间。举例而言，随着元件 有源区的间距降低，介于有源区之间的隔离结构(亦即，浅沟隔离结构(shallow trench isolation, STI))的间距亦会随之降低。当组件的间距降低时，元件的形成变得更具挑战 性。例如，充分地填充隔离结构(如STI结构)变得困难。填充此隔离结构通常需要繁琐 的工艺步骤与较高的成本。据此，业界急需一种半导体元件及其制法，其能解决上述的问题。
技术实现思路
本专利技术提供一种半导体元件，包括一基材；一浅沟隔离结构形成于该基材中，其 中该浅沟隔离结构在其顶部具有一第一宽度、在其底部具有一第二宽度，其中该第一宽度 小于该第二宽度；以及一有源区相邻于该浅沟隔离结构。本专利技术另外提供一种半导体元件的制法，包括以下步骤提供一基材；形成一介 电层于该基材之上；蚀刻该介电层，其中该蚀刻包括形成一第一与一第二浅沟隔离结构介 于一曝露基材区域之间；以及蚀刻该介电层之后，成长一外延层于该曝露基材区域之上。本专利技术亦提供一种半导体元件的制法，包括以下步骤形成一介电层于一半导体 基材上；形成一掩模元件于该半导体基材上，且位于该介电层上；依据一图案蚀刻该介电 层，以形成一第一与一第二浅沟隔离结构，其具有一第一区域介于该第一与第二浅沟隔离 结构之间，其中该第一与第二浅沟隔离结构在底部的宽度大于在顶部的宽度；以及蚀刻该 介电层之后，形成一有源区于该第一区域中。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合所附附图，作详细说明如下。本专利技术的优点包括但不限于，改善浅沟隔离结构(STI)特征的品质与制作性 (manufacturability)。本专利技术可提供的优点在于，使形成有源元件的区域中具有较大宽度 (亦即相对于基材的位置)，因此，能增加有源(OD)区域的有效顶部宽度。附图说明图1为一剖面图，用以说明本专利技术包括有源区的半导体元件的一实施例。图2为一流程图，用以说明本专利技术形成包括有源区的半导体元件的形成方法的一实施例。 图3为一流程图，依据本专利技术图2的形成方法，用以说明形成包括有源区的半导体 元件的制作方法的一实施例。图4到图11为基材一系列的剖面图，对应于图3方法中的一或多个步骤。 并且，上述附图中的附图标记说明如下 100 半导体元件 102 基材 104 有源区 106 隔离区 200 半导体元件的制法 202 提供一基材 204 形成介电层于基材上 206 图案化介电层以定义隔离/有源区域 208 于有源区域形成有源区 300 半导体元件的制法 302 提供一基材 304 提供掺质到基材 306 形成介电层于基材上 308 对介电层进行退火处理 310 形成硬掩模层于基材上 312 定义有源区(OD)的图案 314 依照图案蚀刻介电层 316 于蚀刻区成长外延层 318 进行化学机械研磨工艺 320 移除硬掩模层 402 基材 404 掺质 502 介电质 602 硬掩模层702 图案化后的光致抗蚀剂层 704 开口 802 隔离结构特征 804 图案化后的硬掩模层 806 开口 902 外延层 1102 有源区 1100 元件Wl 隔离结构的顶部宽度 W2 隔离结构的底部宽度W3 有源区的顶部宽度W4 有源区的底部宽度具体实施例方式本专利技术提供一种半导体元件，且特别是一种具有多个有源区于其中的半导体元 件。以下特举出本专利技术的实施例，并配合所附附图作详细说明。以下实施例的元件和设计 为了简化所公开的专利技术，并非用以限定本专利技术。举例而言，说明书中提及形成第一结构特征 位于第二结构特征之上，其包括第一结构特征与第二结构特征是直接接触的实施例，另外 也包括于第一结构特征与第二结构特征之间另外有其他结构特征的实施例，亦即，第一结 构特征与第二结构特征并非直接接触。“顶部”、“底部”、“上部”、“下部”等类似的名词仅提 供一相对的叙述，并非用以限定本专利技术。此外，本专利技术于各个实施例中可能使用重复的参考 符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例 及/或所述结构之间的关系。请参见图1，其显示一半导体元件100。半导体元件100可包括无源元件例如电 阻器、电容、电感、及/或保险丝；与有源元件例如P通道场效应晶体管(P-Charmel field effect transistor，PFETs)、N通道场效应晶体管(N-channelfield effect transistors, NFEiTs)、金属氧化物半导体场效应晶体管(metal-oxidesemiconductor field effect transistor, MOSFETs)、互补金属氧化物半导体晶体管(complementary metal-oxide semiconductor transistor, CM(^s)、高压晶体管、及/或高频晶体管；其他适合元件；及 /或上述的组合。半导体元件100包括一基材102。于一实施例中，基材102包括一元素 半导体，例如硅。基材102的成份的其他例子包括结晶态的锗；化合物半导体包括碳化 娃(siliconcarbide)、石申化嫁(gallium arsenic)、憐化嫁(gallium phosphide)、憐化铟 (indiumphosphide)、石申化铟(indium arsenide)、及 / 或铺化铟(indium antimonide)； 合金半导体材料包括硅化锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓 (AWaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、及/或磷砷镓铟(GaInAsP)；上述的组 合；及/或其他适合的材料。于一实施例中，基材102可以是绝缘层上覆硅(silicon on insulator, S0I)、应变基材(strained substrate)，及/或包括其他结构特征的基材。多个隔离区106与有源区(或区域)104设置于基材102中，有源区104可以称 为OD区域。有源区104可包括于基材102之上的区域，其中设置了晶体管及/或其他元 件。隔离区106可以是浅沟隔离(STI)结构特征或其他适合的隔离结构特征。隔离区106 包括介电材料，例如TEOS氧化物、氧化硅(silicon oxide)、氮化硅(silicon nitride)、 氮氧化娃(silicon oxynitride)、氧化給(hafnium oxide)、氧化错(zirconium oxide)、 氧化 It (titanium oxide)、氧(aluminum oxide)、二氧化f合 _ IS 合金(hafnium dioxide-alumi本文档来自技高网...

【技术保护点】
一种半导体元件，包括：一基材；一浅沟隔离结构形成于该基材中，其中该浅沟隔离结构在其顶部具有一第一宽度、在其底部具有一第二宽度，其中该第一宽度小于该第二宽度；以及一有源区相邻于该浅沟隔离结构。

【技术特征摘要】
US 2009-10-9 12/576,8181.一种半导体元件，包括一基材；一浅沟隔离结构形成于该基材中，其中该浅沟隔离结构在其顶部具有一第一宽度、在 其底部具有一第二宽度，其中该第一宽度小于该第二宽度；以及一有源区相邻于该浅沟隔离结构。2.如权利要求1所述的半导体元件，其中该有源区在其顶部具有一第三宽度，与在其 底部具有一第四宽度，其中该第三宽度大于该第四宽度。3.如权利要求1所述的半导体元件，其中该该浅沟隔离结构的宽度由该第一宽度逐渐 增加至该第二宽度。4.如权利要求1所述的半导体元件，其中该有源区包括一外延成长硅层。5.如权利要求1所述的半导体元件，其中该有源区包括一梯度掺质轮廓。6.如权利要求5所述的半导体元件，其中该梯度掺质轮廓具有一较大掺杂浓度相邻于 该浅沟隔离结构的底部。7.一种半导体元件的制法，包括以下步骤提供一基材；形成一介电层于该基材之上；蚀刻该介电层，其中该蚀刻包括形成一第一与一第二浅沟隔离结构介于一曝露基材区 域之间；以及蚀刻该介电层之后，成长一外延层于该曝露基材区域之上。8.如权利要求7所述的半导体元件的制法，其中该蚀刻该介电层包括形成一浅沟隔离 结构，该浅沟隔离结构在第一表面具有一第一宽度...

【专利技术属性】
技术研发人员：林宪信，谢博全，陈振平，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]