集成电路结构的形成方法技术

本发明专利技术提供集成电路结构的形成方法，包含在晶片上形成含铜晶种层，以及在含铜晶种层暴露出来的表面上进行表面残留物去除步骤，表面残留物去除步骤使用含有氟与氧的工艺气体进行，然后在含铜晶种层暴露出来的表面上使用含氮气体进行还原吹净步骤，之后在含铜晶种层上电镀含铜层。本发明专利技术可以明显地改善形成凸块下金属层的工艺强健性。

【技术实现步骤摘要】

本专利技术涉及，尤其涉及形成凸块的工艺。
技术介绍
在形成半导体芯片时，首先会在芯片的半导体基底表面上形成集成电路元件，例 如晶体管，然后在集成电路元件之上形成内连线结构。接着，在芯片的表面上形成凸块，以 便于使用集成电路元件。在典型的形成凸块的工艺中，首先形成凸块下金属层(under-bumpmetalIurgy ； UBM)，然后在凸块下金属层上形成凸块。凸块下金属层的形成可包含形成铜晶种层，以及在 铜晶种层上形成掩模并将掩模图案化，使得铜晶种层的一部份经由掩模的开口暴露出来。 然后，进行电镀步骤，在铜晶种层暴露出来的部分上电镀一层厚的铜层。在掩模的形成与图案化的过程中，会产生掩模的残留物(如残渣)，成为图案化 步骤的副产物。接着，必须进行表面残留物去除步骤，在电镀铜之前移除这些残渣。在 表面残留物去除步骤之后，需要限定芯片到下一工艺步骤的等候时间(queue time ；简称 Q-time)，等候时间通常非常短，有时候短于12小时。芯片等候时间是为在进行铜电镀之 前，避免晶片表面氧化或污染而导致后续严重的工艺问题。然而，在进行铜电镀之前尚需要 许多工艺步骤，并且这些工艺步骤需要耗费一段长的时间，如果在进行铜电镀之前等候时 间已到期，则个别的晶片必须再次进行表面残留物的去除步骤，再次清洁晶片的表面。然 而，再次去除表面残留物可能会改变掩模的尺寸与形状，因而改变后续电镀铜的尺寸与形 状。在传统的凸块形成的工艺中还有另一问题为凸块剥离问题。在后续的工艺期间， 因为铜晶种层与电镀铜之间的附着力不佳，凸块可能会剥离。上述挑战造成凸块的良率降 低与制造成本增加，并使凸块的可靠度变差。
技术实现思路
为了解决现有技术的问题，依据一实施例，形成集成电路结构的方法包含在晶片 上形成含铜晶种层，以及在含铜晶种层暴露出来的表面上进行表面残留物去除步骤，表面 残留物去除步骤使用包含氟与氧的工艺气体进行，然后在含铜晶种层暴露出来的表面上使 用含氮气体进行还原吹净步骤，之后在含铜晶种层上电镀含铜层。其他实施例也揭示如下。本专利技术可以明显地改善形成凸块下金属层的工艺强健性。为了让本专利技术的上述目的、特征、及优点能更明显易懂，以下配合所附附图，作详 细说明如下附图说明图1至图6B显示依据实施例，制造凸块下金属层(UBM)的各中间阶段的剖面示意图；以及图7显示晶片在工艺反应室中的剖面示意图，其中对晶片进行还原/吹净步骤。其中，附图标记说明如下2 晶片；10 基底12 内连线结构14 半导体元件；28 金属垫；30 钝化 层32 开口 ；40 扩散阻障层42 铜晶种层46 掩模50 铜层52 金属层；60、62 焊锡层；100 工艺反应室。具体实施例方式以下详述各实施例的制造与使用，然而，可以理解的是，这些实施例提供许多可应 用的专利技术概念，其可以在各种不同的特定背景中实施，在此所讨论的特定实施例仅用于说 明制造与使用这些实施例的特定方式，并非用以限定揭示的范围。依据一实施例，提供一种新的形成集成电路的工艺，并以制造一实施例的各中间 阶段作为说明。接着，讨论实施例的各种变化。在全部的说明实施例与各种示意图中，使用 相似的标号来标示相似的元件。参阅图1，首先提供晶片2，其包含基底10。基底10可以是半导体基底，例如巨块 (bulk)硅基底，其可包含其他半导体材料，例如第三族(group III)、第四族(group IV)以 及/或第五族(group V)元素。半导体元件14，例如为晶体管，其可以在基底10的表面上形 成。内连线结构12形成于基底10之上，其包含金属线与导孔(未绘出)形成于其中，且与半 导体元件14连接。金属线与导孔可由铜或铜合金形成，且可使用已知的镶嵌(damascene) 工艺形成。内连线结构12可包含常见的层间介电层(inter-layer dielectrics ；简称 ILDs)以及金属层间介电层(inter-metal dielectrics ；简称 IMDs)。金属垫28形成于内连线结构12之上，金属垫28可包括铝，因此也可称为铝垫28。 然而，金属垫28也可以由其他材料形成，或者包含其他材料，例如铜、银、金、镍、钨、前述的 合金，以及/或前述组成的多层结构。金属垫28可以电性连接至半导体元件14，例如经由 其下方的内连线结构12。在一实施例中，形成钝化层(passivation layer) 30覆盖金属垫 28的边缘部分。在一实施例中，钝化层30由聚亚酰胺(polyimide)或其他已知的介电材料 形成。在钝化层30内形成开口 32，金属垫28经由开口 32暴露出来。可以在内连线结构 12之上形成额外的钝化层，并且额外的钝化层与金属垫28具有相同的高度，或者在金属垫 28之上。额外的钝化层可以由例如氧化硅(siliconoxide)、氮化硅(silicon nitride)、未 掺杂的硅玻璃(un-doped silicate glass ;USG)、聚亚酰胺(polyimide)，以及/或前述组 成的多层结构形成。参阅图2，全面性地形成扩散阻障层40以及薄的晶种层(seed layer)42。扩散阻 障层40可以是钛层、氮化钛层、钽层或氮化钽层。晶种层42的材料可包含铜或铜合金，因 此之后可称为铜晶种层42。然而，晶种层42也可包含其他金属，例如银、金、铝以及前述的 组合。在一实施例中，扩散阻障层40与铜晶种层42可使用溅镀方式形成，扩散阻障层40 的厚度可约等于IkA，且铜晶种层42的厚度可约等于5kA,虽然他们的厚度也可以更大或 更小。本领域普通技术人员当可了解，在整篇描述中所提及的尺寸仅用于举例说明，并且这 些尺寸可以随着集成电路的尺寸缩减而减小。图3说明掩模46的形成，在一实施例中，掩模46为干膜，且可以由有机材料形成，4例如增层绝缘膜(Ajinimoto buildup film;简称ABF)。在另一实施例中，掩模46由光致 抗蚀剂形成。掩模46的厚度可大于约5 μ m,或者介于约10 μ m至约120 μ m之间。接着将掩模46图案化，例如借由曝光显影与蚀刻方式，使得铜晶种层42暴露出 来。残留物(未绘出)可以是掩模46的残留部分，以及/或在图案化掩模46的过程中 产生的副产物，其可能会留在铜晶种层42之上。在一实施例中，如图7所示，在工艺反应 室100内进行第一表面残留物去除(descum)步骤，借此从晶片2除去残留物。第一表面 残留物去除步骤使用的工艺气体可包含四氟化碳(CF4)、氮气(N2)以及氧气(O2)(之后称 为CF4/N2/02)。在CF4/N2/02的气流稳定之后，例如可借由施加微波以及/或无线电频率 (radiofrequency ；简称RF)偏压(bias)，从工艺气体产生等离子体，此等离子体具有除去 残留物的功效。在第一表面残留物去除步骤完成之后，将CF4/N2/02气体抽掉。 第一表面残留物去除步骤后可能会有造成铜晶种层42氧化的不利现象，结果在 铜晶种层42的表面上产生铜的氧化物。实验结果显示，在铜晶种层42的表面，氧原子的百 分比可高达约21百分比，这表示有铜的氧化物存在。因此，对图3所示的结构进行第一还 原以及/或吹净(purge)步骤(称为还原/吹本文档来自技高网...

【技术保护点】
一种集成电路结构的形成方法，包括：提供一晶片；在该晶片上形成一含铜晶种层；在该含铜晶种层的一暴露出来的表面上进行一表面残留物去除步骤，其中该表面残留物去除步骤使用一包括氟与氧的工艺气体；在该含铜晶种层的该暴露出来的表面上使用一含氮气体进行一还原／吹净步骤；以及在该含铜晶种层上电镀一含铜层。

【技术特征摘要】
US 2009-10-20 61/253,425;US 2010-7-23 12/842,6171.一种集成电路结构的形成方法，包括提供一晶片；在该晶片上形成一含铜晶种层；在该含铜晶种层的一暴露出来的表面上进行一表面残留物去除步骤，其中该表面残留 物去除步骤使用一包括氟与氧的工艺气体；在该含铜晶种层的该暴露出来的表面上使用一含氮气体进行一还原/吹净步骤；以及在该含铜晶种层上电镀一含铜层。2.如权利要求1所述的集成电路结构的形成方法，还包括在该含铜层之上形成一含镍层；以及在该含镍层上形成一焊锡层。3.如权利要求1所述的集成电路结构的形成方法，还包括在该含铜晶种层之上形成一掩模；将该掩模图案化，暴露出该含铜晶种层的该暴露出来的表面；以及烘烤该掩模。4.如权利要求3所述的集成电路结构的形成方法，其中该表面残...

【专利技术属性】
技术研发人员：刘重希，林正忠，何明哲，林国诚，周孟纬，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71