处理沟槽及形成ＵＭＯＳ晶体管的方法技术

一种处理沟槽及形成ＵＭＯＳ晶体管的方法，其中，所述处理沟槽的方法包括对沟槽进行软刻蚀。本发明专利技术通过对沟槽进行软刻蚀，改善了沟槽侧壁和底部介质层的均匀性，工艺复杂性没有明显增加，生产成本及产能没有明显变化。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种处理沟槽及形成UMOS晶体管的方 法
技术介绍
随着半导体技术的飞速发展，集成电路制造工艺变得越来越复杂和精细。为了 提高集成度，降低制造成本，加快半导体器件的运算速度，半导体器件的关键尺寸不断 变小。在各种基本的半导体器件中，金属氧化物场效应晶体管(MOSFET，简称MOS 晶体管)是集成电路的基本单元之一，在各种超大规模存储和逻辑电路中得到广泛的应用。通常的MOS晶体管结构包括源极、漏极、栅介质层以及位于栅介质层之上的导 电栅极(gate)，其中所述源极和漏极位于栅介质层的沟道两侧的衬底中，为离子注入形 成的掺杂区域；所述栅介质层和栅极依次位于沟道上方。在器件尺寸日趋缩小的情况下，由栅介质层引起的寄生电容对器件性能的影响 越来越明显。在对速度有一定要求的器件中，RC延迟是重要的因素之一，这涉及到栅介 质层的厚度。所述栅介质层的厚度越厚，等效电容越小，RC延迟越小，对提高器件速度 有较大帮助。此外，较厚的栅介质层还有助于减少漏电流。因此，在MOS晶体管的制造过程中，栅介质层厚度的控制对半导体器件各项电 性能有非常重要的意义。申请号为200710044802.2的中国专利申请公开了一种可调整栅 介质层厚度的半导体器件制造方法，通过两次形成氧化层的方法控制栅介质层的厚度， 该制造方法对上述常规的MOS晶体管结构适用。除上述常规的MOS管结构外，随着技术的发展和要求的不断提高，MOS晶体 管还出现了许多新型的器件结构。其中在功率器件中有一类新型的垂直结构器件称为 UMOS (又称TMOS trench MOSFET)。所述UMOS晶体管根据沟道的导电类型可分为 P型和N型，在此以N型器件为例，如图1所示，包括N+型的半导体衬底100;位于 半导体衬底100上的N-型外延层110 ；位于N-型外延层110内的P阱120 ；位于P阱 120内的N+掺杂区130，所述N+掺杂区130作为UMOS晶体管的源极；位于N_型外延 层110内、深度超过P阱120的沟槽，所述沟槽内壁形成有介质层140作为栅介质层；所 述沟槽内还填充多晶硅层150作为栅极，位于所述多晶硅层150及所述N+掺杂区130上 的导电层160;位于导电层160上的钝化层170;所述半导体衬底100作为漏极。在栅极 150加上一定正电压后，靠近沟槽侧壁的P阱区域120会反型，形成连接源极和漏极之间 的垂直导电沟道。从上述可以看出，UMOS晶体管与常规的MOS晶体管结构存在较大差异，主要 区别为，UMOS晶体管的栅极为槽栅结构。如图1所示，其栅介质层140的厚度对器件 性能特别是反应速度有较大影响。上文所述中国专利申请200710044802.2的技术方案针 对常规的MOS晶体管结构进行了改进，对于UMOS晶体管无法适用。现有技术在沟槽内形成栅介质层仍存在厚度不均勻的问题。因此，需要一种工艺简单，成本低廉，能够有效地改善沟槽内介质层均勻性的 方法。
技术实现思路
本专利技术提供一种处理沟槽及UMOS晶体管形成方法，能够有效改善沟槽侧壁和 底部介质层的均勻性。本专利技术提供一种处理沟槽的方法，在半导体衬底内形成沟槽，还包括对所述 沟槽进行软刻蚀。所述软刻蚀气体包括氧气、四氟化碳。所述氧气流量为80 130sccm ；四氟化碳流量为150 230sccm ；功率为350 460W ；压强为50 70Pa。还包括在所述沟槽内形成及去除牺牲氧化层步骤。本专利技术还提供一种UMOS晶体管的形成方法，包括提供基底，所述基底包括 半导体衬底，位于半导体衬底上的外延层，所述半导体衬底与所述外延层具有相同导电 类型，所述外延层内形成有掺杂阱，所述掺杂阱的导电类型与外延层的导电类型相反； 在所述基底内形成沟槽，所述沟槽位于外延层内，深度大于所述掺杂阱；对所述沟槽进 行软刻蚀。所述软刻蚀气体包括氧气、四氟化碳。所述氧气流量为80 130sccm ；四氟化碳流量为150 230sccm ；功率为350 460W ；所述软刻蚀时压强为50 70Pa。还包括依次在所述沟槽内形成及去除牺牲氧化层、以及进行栅介质层形成前的预清洗步骤。所述形成牺牲氧化层的方法为炉管热氧化工艺，所述牺牲氧化层的厚度为 180 250人,所述去除牺牲氧化层的方法为湿法刻蚀工艺。还包括在所述沟槽内形成栅介质层步骤。所述形成栅介质层的方法为炉管热氧化工艺，所述栅介质层的厚度为 360-440 A0。与现有技术相比，上述方案具有以下优点在沟槽刻蚀后加入一步软刻蚀工 艺，改善沟槽底部的平整度，克服表面缺陷。由此在后续形成介质层时，增加底部介质 层厚度，改善沟槽内侧壁和底部介质层的均勻性。同时对沟槽的基本形貌、器件的电学 特性无明显影响。此外，工艺流程复杂性未明显增加，生产成本无明显提高，产能无明 显影响。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其他目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。附图的绘 制并未刻意按照实际比例，重点在于示出本专利技术的主旨。在附图中，为清楚明了，部分 层和区域被加以放大。图1是具有垂直导电沟道的UMOS晶体管剖面结构示意图；图2是本专利技术的一个实施例的形成UMOS晶体管的流程示意图；图3至图11是本专利技术的一个实施例的形成UMOS晶体管的剖面结构示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发 明的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本专利技术。但是本专利技术能够以多种 不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下 做类似推广。因此本专利技术不受下面公开的具体实施的限制。本专利技术提供的方法不仅适用于功率器件，也适用于一般的逻辑器件和存储器 件。特别适用于特征尺寸在0.3 ym及以下的具有槽栅结构的MOS晶体管。所述MOS 晶体管可以是CMOS (互补金属氧化物半导体器件)中的PMOS晶体管或NMOS晶体管， 也可为UMOS晶体管。从理论上说，对于具有垂直导电沟道的UMOS晶体管，由于具有槽栅结构，沟 槽内有栅介质层和多晶硅栅极两层结构，在垂直导电沟道形成时，多晶硅栅极、栅介质 层和导电沟道区形成电容，栅介质层相当于该电容的电介质层，该电容充放电过程的长 短会影响UMOS晶体管的开启或截止状态的反应速度，从而影响器件的工作效率。从该 机理出发，为提高器件的工作效率，需要减少该寄生电容的大小，由于电容大小反比于 介质层厚度，在此较为有效的方法是增加栅介质层的厚度。在各种栅介质层中，热氧化层是较为常用的一种。从现有技术的结果看，在沟 槽内形成热氧化层会存在下列问题在沟槽底部(bottom)与侧壁(sidewall)的氧化层厚 度不均勻且差别较大，沟槽底部氧化层厚度远小于侧壁氧化层厚度。例如在一个具体实 施例中，侧壁氧化层厚度为34nm 38nm，而沟槽底部氧化层厚度仅为17nm 21nm。 由此会造成栅介质层的电容偏大。专利技术人发现，上述热氧化形成的栅介质层的厚度均勻 性与热氧化速率及硅片晶向有较大关联，在沟槽刻蚀过程中，沟槽底部所受轰击程度较 大，沟槽底部平整度较差，所述表面受损产生的晶向不一致，导致在沟槽本文档来自技高网...

【技术保护点】
一种处理沟槽的方法，在半导体衬底内形成沟槽，其特征在于，还包括：对所述沟槽进行软刻蚀。

【技术特征摘要】

【专利技术属性】
技术研发人员：湛兴龙，刘喻，韩永召，陈建利，蔡信裕，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31