具有改进的体到栅极对准的沟槽FET制造技术

如下形成场效应晶体管。在第一导电类型的半导体区域中形成沟槽。用一种或多种材料部分地填充每个沟槽。执行双通角度注入以通过半导体区域的上部表面和未被一种或多种材料覆盖的上部沟槽侧壁将第二导电类型的杂质注入到半导体区域中。执行高温处理以将注入的杂质更深地推进到台地区域中从而在相邻沟槽之间形成第二导电类型的体区域。之后在每个体区域中形成第一导电类型的源极区域。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及半导体功率器件技术，更具体地，涉及具有 改进的体到栅极对准的沟槽栅极场效应晶体管。
技术介绍
在传统的沟槽栅极场效应晶体管(FET)中，体区域到栅极电 极底部的对准影响了晶体管沟道长度并因此影响了导通电阻RDS (。n) 和栅极-漏极电荷QGD。如果体区域延伸得太深，则Rds(。。)増加且QGD降低。如果体区域太浅，则QGD增加且Ros(。n)降低。不幸的是，该对准月良/人于由于多个因素的多个4交大变化，多个因素包括在外延 层中形成的体区域和外延层两者的掺杂浓度的变化、体推进(drive-in)过程、以及沟槽凹入。在诸如屏蔽的棚4及FET的更复杂 的结构中，诸如屏蔽电极凹入和电极间电介质(即，使屏蔽和栅极 电极彼此绝缘的电介质层)厚度的附加因素可导致更大的变化。该 大变化表现为数据单表上较高的最高价格并限制了产品的可销售性。因此，需要一种提供沟槽FET中体区域到栅极电极底部对准的 严格控制技术。
技术实现思路
冲艮据本专利技术的一个实施例，场效应晶体管按照如下形成。在第 一导电类型的半导体区域中形成沟槽。用 一种或多种材料部分地填 充每个沟槽。执行双通角度注入以通过半导体区域的上部表面和未 被一种或多种材料覆盖的上部沟槽侧壁将第二导电类型的杂质注入 到半导体区域中。执行高温处理以将注入的杂质更深地推进到台地 区域从而在相邻沟槽之间形成第二导电类型的体区域。之后在每个 体区域中形成第一导电类型的源极区域。在一个实施例中，体区域在沟槽附近比在相邻沟槽之间的台地 区域中部中延伸得深。在另一个实施例中，通过用电介质材坤牛填充沟槽来部分地填充 沟槽，并且之后使电介质材料凹入到每个沟槽中的第 一深度处。在另一个实施例中，在双通角度注入之后，电介质材料被进一 步凹入，其中电介质材料的剩余部分在每个沟槽的底部部分中形成 厚底部电介质。在另一个实施例中，高温处理是用于形成为每个沟槽的侧壁加 衬的栅极电介质层的过程。在另 一个实施例中，形成为每个沟槽的侧壁加衬的栅极电介质 层，并且高温处理包括体推进过程。在另一个实施例中，形成为每个沟槽的侧壁加衬的栅极电介质 层。之后在每个沟槽中形成冲册极电极。在体区域中形成第一导电类型的源极区域。在体区域中形成第二导电类型的重体区域使得重体 区域具有比体区域高的掺杂浓度。在另一个实施例中，如下部分地填充沟槽。用屏蔽电才及填充每 个沟槽的底部部分，其中屏蔽电极与半导体区域绝缘。用电介质材 料填充每个沟槽的剩余部分。之后电介质材料被凹入到每个沟槽中的第一深度处。在另一个实施例中，在双通角度注入之后，电介质材料被进一成电纟及间电介质层。在另一个实施例中，形成为每个沟槽的下部侧壁加衬的屏蔽电 介质层，其中屏蔽电介质层使每个沟槽中的屏蔽电极与半导体区域 绝缘。形成为每个沟槽的上部侧壁加衬的棚-极电介质层。栅极电介 质层比屏蔽电介质层薄。在每个沟槽的上部部分形成4册4及电才及，其 中每个栅极电极与其下面的屏蔽电极绝缘。在与沟槽相邻的体区域中形成第一导电类型的源极区域。在体区i或中形成第二导电类型的 重体区域，其中重体区域具有比体区域高的摻杂浓度。在另一个实施例中，如下部分地填充沟冲曹。形成为每个沟槽的 底部和侧壁加衬的屏蔽电介质层。用导电材料填充每个沟槽。之后使导电材料凹入到每个沟槽中的第 一深度处。在另一个实施例中，在双通角度注入之后，导电材料被进一步凹入到母1" ,r百 屏蔽电极。沟冲曹中形成在另一个实施例中，在双通角度注入之前，使屏蔽电介质层未 被凹入的导电材料覆盖的部分变薄。在另 一个实施例中，形成为每个沟槽的上部侧壁加衬的栅极电 介质层，其中栅极电介质层比屏蔽电介质层薄。在每个沟槽的上部 部分形成栅极电极使得每个栅极电极与其下面的屏蔽电极绝缘。在 与沟槽相邻的体区域中形成第一导电类型的源极区域。在体区域中 形成第二导电类型的重体区域。重体区域具有比体区域高的掺杂浓 度。下面的详细描述和附图提供了对本专利技术本质和优点的更好理解。附图说明图1A-1F示出了根据本专利技术一个实施例的在一个过程的不同阶 段看到的简化截面图，该过程用于形成具有改进的体到栅极对准的 沟槽栅极FET;图2A到2F示出了根据本专利技术 一个实施例的在一个过程的不同 阶段看到的筒化截面图，该过程用于形成具有改进的体到栅极对准 的屏蔽的4册才及FET;以及图3A到3E示出了根据本专利技术另一个实施例的在另一个过程的 不同阶段看到的简化截面图，该另 一个过程用于形成具有改进的体 到栅极对准的屏蔽的栅极FET。具体实施例方式根据本专利技术的实施例，形成具有体区域和栅极电极底部之间基 本上改进的对准的沟槽场效应器件。在一个实施例中，如下示出了 一种方法，该方法用于形成沟槽FET的体区域，其基本上最小化了 体区域深度上的变化。用 一个或多个材料部分地填充延伸到第 一导 电类型的半导体区域中的沟槽。之后执行双通角度注入以将第二导电类型的杂质通过未被一个或多个材料覆盖的上部沟槽侧壁和半导 体区域的上部表面注入到半导体区域中。之后执行高温处理(其可 以是用于形成栅极电介质或快速热退火或体推进的过程)以将注入 的杂质更深地推进到半导体区域中，从而在相邻沟槽之间形成体区域。由于通过沟槽的上部侧壁(以及半导体区域的顶部表面)注入 体杂质，因此相比于传统方法(在传统方法中，所有体杂质通过半 导体区域的顶部表面进入到半导体区域中)，所注入的大量杂质进入 到半导体区域中更深的位置处。因此，注入的杂质不需要如传统方法中的那么多的被推进。这显著地减小了体推进需要，最小化了体区域的深度的变化。该技术有利地实现在沟槽栅极FET中，如通过 图1A-1F描述的处理序列示例出的，并且实现在屏蔽的栅才及FET中， 如通过图2A-2F和3A-3F描述的处理序列示例出的。下面详细描述 这些示例性实施例。图1A-1F示出了根据本专利技术一个实施例的在一个过程的不同阶 段看到的简化截面图，该过程用于形成具有改进的体到栅-才及对准的 沟槽栅极FET。在图1A中，沟槽112形成在n-型半导体区域114 中。在一个实施例中，半导体区域114包括高掺杂的n-型衬底(如 图1F中示出的区域142)和在该衬底之上延伸的低掺杂的n-型外延 层，以及4艮据设计和性能目的可以终止于外延层或衬底中的沟槽 112。〗吏用传统方法(例如氧4匕物沉积)用电介质初4十116A (例如 包括氧化物)填充沟槽112。电介质材料116A可以在相邻沟槽112 之间的台地(mesa )区域之上延伸。在该乂>开中，"台地区i或，，用于 指半导体区域在相邻沟槽之间延伸的部分。在图1B中，执行第一电介质凹入以使用(例如)诸如湿蚀刻 的定时电介质蚀刻使电介质材料116A在沟槽112中凹入一个预定 的深度。电介质材料116B凹入的深度是在还没有形成的体区域底15部和台地区i或的顶部表面118之间的。在图1C中，不4吏用才莫具的 有效区域中的掩模，执行双通角度注入120，从而如所示的，p-型杂质通过台地区域的顶部表面118和暴露的上部沟槽侧壁两者而祐:注入到台地区域。凹入的电介质材料116B阻止注入的杂质通过下 部沟槽侧壁进入台地区域。因此P-型区域132A形成在半导体区域 114的上部部分中。由于通过暴露的上部本文档来自技高网...

【技术保护点】
一种形成场效应晶体管的方法，包括：　在第一导电类型的半导体区域中形成沟槽；　用一种或多种材料部分地填充每个沟槽；　执行双通角度注入，以通过所述半导体区域的上部表面以及通过未被所述一种或多种材料覆盖的上部沟槽侧壁，将第二导电 类型的杂质注入到所述半导体区域中，　执行高温处理以将注入的杂质更深地推进到台地区域中，从而在相邻沟槽之间形成所述第二导电类型的体区域；以及　在每个体区域中形成所述第一导电类型的源极区域。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：内森L克拉夫特，阿肖克沙拉，史蒂文P萨普，哈姆扎耶尔马兹，丹尼尔卡拉菲特，帝恩E普罗布斯特，罗德尼S里德利，托马斯E格雷布斯，克里斯托弗B科康，约瑟夫A叶季纳科，加里M多尔尼，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：US[美国]