减少浅沟道隔离槽的边角缺陷的方法技术

本发明专利技术公开了一种减少浅沟道隔离槽的边角缺陷的方法，该方法包括：在半导体衬底上依次形成垫氧化层、氮化硅层和光刻胶层，在进行曝光显影工艺后，以光刻胶层为掩膜对所述氮化硅层、垫氧化层和半导体衬底进行刻蚀，形成浅沟槽；在形成所述浅沟槽后，使用低沉积速率的化学气相沉积法沉积绝缘层；通过化学机械抛光工艺过程清除所述氮化硅层上的绝缘层；然后再去除所述氮化硅层和垫氧化层，形成浅沟道隔离槽结构。通过使用上述的方法，可有效地减少直浅沟道隔离槽的边角缺陷。

【技术实现步骤摘要】

本专利技术涉及半导体元器件的制造技术，尤其是指一种减少浅沟道隔离槽的边角缺 陷的方法。
技术介绍
随着半导体技术的飞速发展，半导体元器件的特征尺寸(CD)越来越小，半导体衬 底的单位面积上有源器件的密度越来越高，各有源器件之间的距离也越来越小，从而使得 各个器件之间的绝缘隔离保护也变得更加重要。其中，浅沟道隔离槽(STI，Shallow Trench Isolation)技术是最常用的用于深度亚微粒集成电路(IC)制造的隔离技术，而实际的应 用情况已经证明，在STI技术中，STI结构的顶角形状对于元器件的整体性能有很大的影 响。图1为现有技术中形成浅沟道隔离槽结构的示意图。如图1(a)所示，首先在半导 体衬底100上依次分别形成垫氧化层(Pad Oxide) 102、氮化硅层104和光刻胶层106，然 后通过曝光显影工艺，定义浅沟道隔离槽图形，并以光刻胶层106为掩膜，用干法刻蚀法刻 蚀氮化硅(SiN)层104、垫氧化层102和半导体衬底100，从而形成浅沟槽108。接着，如图 1(b)所示，通过高密度等离子体化学气相沉积法(HDPCVD，High Density Plasma Chemical VaporDeposition)或高深宽比工艺(HARP)在氮化硅层104上形成绝缘层110，且所述绝缘 层110将所述浅沟槽108填充满。然后，如图1(c)所示，对绝缘层110进行平坦化处理，例 如，采用化学机械抛光工艺(CMP，Chemical MechanicalPolishing)清除氮化硅层104上 的绝缘层110 ；然后再通过湿法刻蚀(Wet Etch)去除氮化硅层104和垫氧化层102，最终 形成STI结构，其中，网格部分所示为有源区(AA，Active Area)。然而，当采用上述工艺过 程形成浅沟道隔离槽结构时经常出现较严重的缺陷。图1(d)所示即为上述浅沟道隔离槽 结构出现缺陷时示意图，与图1(c)相比，图1(d)中的浅沟道隔离槽结构边角处出现了边 角缺陷(smear defect)，这种浅沟道隔离槽结构边角缺陷的存在容易引起可能的电流泄露 (Current Leakage)或扭结效应(Kink Effect)，从而对半导体元器件的电学性能造成较大 的不利影响。例如，对于非易失性存储设备来说，即使是非常小的电流泄露也将极大得降低 该非易失性存储设备的数据保持性和循环耐用性。因此，相关的技术人员们都在努力寻找 能够有效减少和去除浅沟道隔离槽的边角缺陷的方法。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供一种减少浅沟道隔离槽的边角缺陷的方 法，从而有效地减少浅沟道隔离槽的边角缺陷。为达到上述目的，本专利技术中的技术方案是这样实现的一种，该方法包括在半导体衬底上依次形成垫氧化层、氮化硅层和光刻胶层，在进行曝光显影工艺 后，以光刻胶层为掩膜对所述氮化硅层、垫氧化层和半导体衬底进行刻蚀，形成浅沟槽；在形成所述浅沟槽后，使用低沉积速率的化学气相沉积法沉积绝缘层；通过化学机械抛光工艺过程清除所述氮化硅层上的绝缘层；然后再去除所述氮化 硅层和垫氧化层，形成浅沟道隔离槽结构。所述化学气相沉积法中的沉积速率为1500 2100埃/分钟。在使用低沉积速率的化学气相沉积法沉积绝缘层时，所使用的气体为硅烷，该气 体的气体流量为60 110立方厘米/分钟。所述通过化学机械抛光工艺过程清除所述氮化硅层上的绝缘层包括通过低下压力的化学机械抛光工艺过程清除所述氮化硅层上的绝缘层。所述化学机械抛光工艺过程中的下压力为1. 2 1. 8磅/平方英寸综上可知，本专利技术中提供了一种。在所述减 少浅沟道隔离槽的边角缺陷的方法中，由于使用低沉积速率的化学气相沉积法沉积绝缘 层，并可通过低下压力的化学机械抛光工艺过程清除氮化硅层上的绝缘层，因此可有效地 减少直至完全消除浅沟道隔离槽的边角缺陷。附图说明图1为现有技术中形成浅沟道隔离槽结构的示意图，包括图1(a) (d)。图2为本专利技术中的流程示意图。具体实施例方式为使本专利技术的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体 实施例对本专利技术再作进一步详细的说明。在介绍本专利技术提供的方法之前，需要先详细介绍所述Smear Defect产生的过程和 原因，为简便起见，仍以图1为例进行说明首先，如图1 (b)所示，在利用HDPCVD方法在氮化硅层104和所形成的浅沟槽108 上沉积绝缘层110，使得所述绝缘层110将所述浅沟槽108填充满的过程中，由于所述氮化 硅层104的边角位置的形状较为尖锐，因此在沉积上述绝缘层110的过程中，所述氮化硅 层104的边角位置是整个氮化硅层104受力最为集中的位置；而且，由于其形状较为尖锐， 也容易出现所沉积的绝缘层与氮化硅层的边角位置相互连接附着不够紧密的现象，从而使 得在所述氮化硅层104的边角位置处所沉积的绝缘层的密度较小且结构比较疏松；另外， 当使用HDPCVD方法在氮化硅层104和所形成的浅沟槽108上沉积绝缘层110时，由于所使 用的沉积速率(dep rate)比较快，一般为3000埃/分钟(A/min)，从而使得在所形成的浅 沟槽108中所沉积的绝缘层与AA的交界面处的压应力(stress) —般都比较大，因而容易 产生剥片(peeling off)的现象，从而容易在上述浅沟道隔离槽的边角位置产生边角缺陷 (smear defect)0其次，在图1 (c)所示的在对沉积的绝缘层110进行CMP时，需要将氮化硅层104上 方的绝缘层110全部去除。而在上述CMP过程中，所使用的下压力(Down force)比较大， 一般为4磅/平方英寸(psi)，加之所述氮化硅层的边角位置处的绝缘层密度较小、结构疏 松，且所沉积的氮化硅层与AA的交界面处的压应力较大，因此在CMP过程中的较大下压力 的机械研磨的作用下，所述氮化硅层的边角位置处的绝缘层的结构容易遭到破坏，从而容易在上述浅沟道隔离槽的边角位置产生边角缺陷。此外，当进行CMP过程后，还需通过Wet Etch去除氮化硅层104和垫氧化层102。 由于所述氮化硅层的边角位置处的绝缘层密度较小、结构疏松，因此在上述Wet Etch过程 中，上述浅沟道隔离槽的边角位置将会进一步被Wet Etch过程中所使用的酸性溶液腐蚀、 破坏，从而在上述浅沟道隔离槽的边角位置产生边角缺陷。根据上述对所述浅沟道隔离槽边角缺陷的产生原因的分析，在本专利技术的技术方案 中，提出了一种。图2为本专利技术中减少浅沟道隔离槽 的边角缺陷的方法的流程示意图。如图2所示，本专利技术中所提供的减少浅沟道隔离槽的边 角缺陷的方法包括如下所述的步骤步骤201，在半导体衬底上依次形成垫氧化层、氮化硅层和光刻胶层，在进行曝光 显影工艺后，以光刻胶层为掩膜对氮化硅层、垫氧化层和半导体衬底进行刻蚀，形成浅沟槽。在本步骤中，将首先在半导体衬底上依次分别形成垫氧化层、氮化硅层和光刻胶 层，其中，所述半导体衬底可以是硅基底或其它绝缘体材料，所述垫氧化层的材料为SiO2, 所述氮化硅层的材料为氮化硅；然后通过曝光显影工艺，定义浅沟槽图形，并以光刻胶层为 掩膜，用干法刻蚀法刻蚀氮化硅层、垫氧化层和半导体衬底，从而形成一个沟槽。在形成所 述沟槽后，还可通过灰化处理过本文档来自技高网...

【技术保护点】
一种减少浅沟道隔离槽的边角缺陷的方法，其特征在于，该方法包括：在半导体衬底上依次形成垫氧化层、氮化硅层和光刻胶层，在进行曝光显影工艺后，以光刻胶层为掩膜对所述氮化硅层、垫氧化层和半导体衬底进行刻蚀，形成浅沟槽；在形成所述浅沟槽后，使用低沉积速率的化学气相沉积法沉积绝缘层；通过化学机械抛光工艺过程清除所述氮化硅层上的绝缘层；然后再去除所述氮化硅层和垫氧化层，形成浅沟道隔离槽结构。

【技术特征摘要】
一种减少浅沟道隔离槽的边角缺陷的方法，其特征在于，该方法包括在半导体衬底上依次形成垫氧化层、氮化硅层和光刻胶层，在进行曝光显影工艺后，以光刻胶层为掩膜对所述氮化硅层、垫氧化层和半导体衬底进行刻蚀，形成浅沟槽；在形成所述浅沟槽后，使用低沉积速率的化学气相沉积法沉积绝缘层；通过化学机械抛光工艺过程清除所述氮化硅层上的绝缘层；然后再去除所述氮化硅层和垫氧化层，形成浅沟道隔离槽结构。2.根据权利要求1所述的方法，其特征在于，所述化学气相沉积法中的沉积速率为...

【专利技术属性】
技术研发人员：杨涛，李健，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]