室温运行的单电子器件及其制造方法技术

本发明专利技术涉及一种室温运行的单电子器件及其制造方法，更具体地，本发明专利技术涉及一种室温运行的单电子器件及其制造方法，其中多个成串形成的金属硅化物点用作多量子点。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种，更具体地，本发 明涉及一种其中连续形成的多个金属硅化物点用作多量子点的室温运行的 单电子器件及其制造方法。
技术介绍
与常规器件相比，单电子器件具有非常低的功耗，并且因此能相对改善 电路的集成度。具体地，单电子器件具有重要的特殊特性，其中漏极电流根 据栅极电压周期性地增加或者减小。更具体地，当由于栅极电压的增加量子点中的感生电荷(induced charge ) 增加并且因此量子点中的感生电荷的量达到元电荷量时， 一个电子从源极隧 穿到量子点而引起感生电荷的量被抵消从而最小化量子点的势能。与此类 似，通过栅极电压的扫过，由栅极电压增加的量子点中的连续值的感生电荷 的量被从源极到量子点隧穿的电子抵消从而使量子点的势能最小的现象周 期性重复。该现象被称作库伦振荡(coulomb oscillation)。也就是'通过才艮 据栅极电压改变周期性通/断漏极电流观察到库伦振荡。在库伦振荡中，库伦 阻塞(coulomb blockade )区和隧穿区有规律地振荡使得对于各个区域周期 性地产生信号'T'和"0"。单电子器件是能够通过库伦阻塞效应添加一个电子到电极或者从电极 减去一个电子的器件。单电子器件具有低功耗并且在集成度方面作为下一代 器件出现以替代互补金属氧化物半导体(CMOS)。目前，通过仅减小单量子点的尺寸而减小电容的方法，增加了器件的运 行温度。但是，如果通过利用金属点形成多量子点，则单电子器件自身的电 容便能减小而使器件的运行温度增加到室温。当多量子点成串设置时，具有 相同电容的量子点的数目增加而使整个电容降低。通常，采用硅化物的主要目的如下。随着半导体器件的设计规则越来越 严格，栅极的高表面电阻是降低器件的运行速度的主要原因。从而，为了改5善器件的运行速度，有必要制造低电阻的栅电极。为了达到改善电阻的目的， 采用包括具有低电阻率的耐高温金属硅化物的栅电极。虽然未具体地示出，但可以示出以下两种类型的前述常规单电子器件。一种类型是在沟道形成之后，通过热氧化工艺根据沟道的形状形成量子点。 为了制造采用此方案的室温运行的器件，需要非常小的量子点并且不容易控 制隧道结的电容，这使器件的制造变得困难。另一种类型是通过电子束光刻以及反应离子刻蚀(RIE)而在单个衬底上连续形成多个量子点以减小量子点的总电容。为了制造采用此方案的室温运行的器件，单个量子点的尺寸变大，并且因此有源区的长度增加到pm单 位的范围内，这使得难以改善单电子器件的集成度
技术实现思路
技术问题从而，本专利技术已经做了努力旨在解决本领域中发生的上述问题，并且本 专利技术的目标之一是提供，在单电子器件 中金属膜被沉积在源极和漏极之间而且多个金属硅化物点形成在金属膜上 以用作量子点从而能够构建具有非常小的电容的多个量子点，并且因此改善 器件在室温下的运行功能性以及实现器件的低功耗和高集成度。 技术方案为了实现以上目标，根据本专利技术，室温运行的单电子器件的制造方法包括第一步骤通过在硅衬底12上顺次堆叠绝缘层11和硅层10形成SOI 衬底，刻蚀SOI衬底的硅层10,从而形成有源区1 Oa;第二步骤在有源区10a的中心沟道部分上形成掩模20，将杂质离子注 入到有源区10a的一部分中而形成源极区和漏极区；第三步骤在SOI衬底的整个顶表面上形成氧化硅膜30;第四步骤刻蚀有源区10a的沟道部分而形成硅化物沟槽31;第五步骤在SOI衬底的整个顶表面上沉积氧化物膜40;第六步骤在氧化物膜的整个顶表面上沉积金属膜42;第七步骤对金属膜42的一部分进行热处理以实现金属点的硅化，去 除氧化硅膜30以及未硅化的金属膜42从而形成成串排列的硅化物量子点41;第八步骤在SOI衬底的整个顶表面上沉积栅极氧化物膜50a和50b;第九步骤刻蚀栅极氧化物膜50a和50b位于形成在有源区10a两端的 源极13和漏极14的顶部上的一部分从而形成每个接触孔，沉积金属膜以填 充这些接触孔从而形成源4及焊垫60和漏极焊垫61;以及第十步骤在硅化物沟槽31上形成抗蚀剂图案以形成栅极。而且，根据本实施例，有源区10a可以具有lnm到100nm的长度和10nm 到15nm的宽度。此外，根据本实施例，有源区10a可以利用光刻、电子束光刻或者反应 离子刻蚀形成。而且，根据本实施例，氧化硅膜30可以具有2nm到10nm的厚度。 而且，根据本实施例，在第三步骤中，硅层10可以具有40nm到45nm的厚度和6nm到10nm的宽度。此外，根据本实施例，在第四步骤中，有源区10a的沟道部分可以利用反应离子刻蚀进行刻蚀，以具有2nm到10nm的厚度。而且，根据本实施例，在第五步骤中，氧化物膜40可以以这样的方式形成放置在过氧化氢溶液中或者空气中而形成。而且，根据本实施例，在第六步骤中，金属膜42可以由钴制成。 此外，根据本实施例，在第六步骤中，可以利用电子束蒸发器或者分子束外延(MBE)装置沉积金属膜42,沉积方式为其厚度在O.lnm到lnm的范围内。而且，根据本实施例，在第七步骤中，金属膜42可以通过电子束光刻 工艺^^皮热处理从而形成硅化物量子点41。而且，根据本实施例，氧化硅膜30可以通过利用缓冲氧化物刻蚀剂 (BOE，buffered oxide etchant)被去除，未硅化的金属膜42通过利用硫酸和 过氧化氢溶液的混合溶液^1去除。此外，根据本实施例，硅化物量子点41的每个具有2nm到10nm的直 径，硅化物量子点的数目为1到50。而且，根据本实施例，在第八步骤中，通过化学气相沉积(CVD)的栅. 极氧化物膜形成为具有30nm到50nm的厚度。而且，根据本实施例，在第八步骤中，栅极氧化物膜具有lOOnm到300nm的厚度，并且利用化学气相沉积(CVD)在硅化物沟槽31上的栅极氧化物 膜31形成为具有30nm到50nm的厚度。此外，根据本实施例，栅极可以是控制4册极62或者"T"形栅极63。而且，栅极可以具有100nm到500nm的厚度。而且，本专利技术的目标可以通过室温运行的单电子器件的制造方法实现， 该方法包4舌第一步骤通过在硅衬底12上顺次堆叠绝缘层11和硅层10形成SOI 衬底，刻蚀SOI衬底的硅层10,从而形成有源区1 Oa;第二步骤在有源区10a的中心沟道部分上形成掩模20，将杂质离子注 入到有源区10a的一部分中而形成源极区和漏极区；第三步骤在SOI衬底的整个顶表面上形成氧化硅膜30;第四步骤通过利用沟道部分的氧化硅膜30作为掩模刻蚀有源区10a 的沟道部分从而形成硅化物沟槽31;第五步骤在SOI衬底的整个顶表面上沉积金属膜42，使该金属膜硅化；第六步骤去除氧化硅膜30和未硅化的金属膜42从而形成成串排列的 硅化物量子点41;第七步骤在SOI衬底的整个顶表面上形成保护膜70;第八步骤刻蚀位于形成在有源区10a的两端的源极和漏极的顶部上的 保护膜70从而形成每个接触孔，沉积金属膜以填充该些接触孔从而形成源 极焊垫60和漏极焊垫61;以及第九步骤沉积金属膜在SOI衬底的下侧以形成底栅。此外，本专利技术的以上目标可以通过利用以上所描述的制造方法制造的室 温运行的单电子器件而实现。 有益效果从而，本专利技术具有这样的有益效果因为多个金属^^圭化物点成串形成为 源极和漏极之间的多量子点，从而减本文档来自技高网...

【技术保护点】
一种室温运行的单电子器件的制造方法，所述制造方法包括：　第一步骤：通过在硅衬底（１２）上顺次堆叠绝缘层（１１）和硅层（１０）形成ＳＯＩ衬底，刻蚀所述ＳＯＩ衬底的所述硅层（１０），从而形成有源区（１０ａ）；　第二步骤：在所述有源区 （１０ａ）的中心沟道部分上形成掩模（２０），将杂质离子注入到所述有源区（１０ａ）的一部分中而形成源极区和漏极区；　第三步骤：在所述ＳＯＩ衬底的整个顶表面上形成氧化硅膜（３０）；　第四步骤：刻蚀所述有源区１０ａ的所述沟道部分而形成 硅化物沟槽（３１）；　第五步骤：在所述ＳＯＩ衬底的整个顶表面上沉积氧化物膜（４０）；　第六步骤：在所述氧化物膜的整个顶表面上沉积金属膜（４２）；　第七步骤：对所述金属膜（４２）的一部分进行热处理以实现金属点的硅化，去除所述 氧化硅膜（３０）以及未硅化的所述金属膜（４２）从而形成成串排列的硅化物量子点（４１）；　第八步骤：在所述ＳＯＩ衬底的整个顶表面上沉积栅极氧化物膜（５０ａ和５０ｂ）；　第九步骤：刻蚀所述栅极氧化物膜（５０ａ和５０ｂ）位于形成在所述 有源区（１０ａ）的两端的源极（１３）和漏极（１４）的顶部上的一部分从而形成每个接触孔，沉积金属膜以填充所述接触孔从而形成源极焊垫（６０）和漏极焊垫（６１）；以及　第十步骤：在所述硅化物沟槽（３１）上形成抗蚀剂图案以形成栅极。...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：崔重范，李昌根，金珉湜，
申请(专利权)人：忠北大学校产学协力团，
类型：发明
国别省市：KR[韩国]