一种制造高操作电压MOS中的双扩散漏极的方法技术

本发明专利技术提出了一种制造高操作电压ＭＯＳ中的双扩散漏极的方法，包括以下步骤：步骤１，在半导体衬底上依次形成栅氧化物层和掺杂的多晶体层；步骤２，在上述栅氧化物层和掺杂的多晶体层上沉积掺杂氧化物层；步骤３，蚀刻除去双扩散漏极区域以外区域的掺杂的氧化物层；步骤４，掺杂的氧化物层作为扩散源向半导体衬底中扩散形成双扩散漏极。本发明专利技术的有益效果在于该过程可以简单方便地执行，ＤＤＤ区中的离子浓度由其形成环境的温度、时间等决定，易于精确控制，特别适合于在浅结型高压制程中制造ＤＤＤ区。

【技术实现步骤摘要】

本专利技术涉及半导体技术，具体地说，涉及一种制造高操作电压MOS中的双 扩散漏极的方法。
技术介绍
双扩散漏极(Double Diffiised Drain,简称DDD)是高操作电压的MOS中特 有的结构，对高压器件的电性有重要影响。目前DDD的形成都采用离子注入机 台的方式，也就是离子注入机台采用高能DD注入的方式向半导体器件中注入 离子，从而自半导体器件中形成DDD结构。为了清楚地说明现有技术中DDD 的具体的形成方法，请参照图1A-1D。如图1A所示，首先在由半导体衬底104和栅氧化物层102的上面形成覆盖 光阻101，由光阻101定义DDD103的区域，也就是由光阻将不会形成DDD103 的区域阻挡，而后注入高浓度离子，使得离子被注入形成DDD103的区域中， 而在不会形成DDD103的区域则由光阻阻挡，此时形成了DDD103。如图1B所 示，去除光阻101，而后在栅氧化物层102上沉积一层掺杂的多晶体层105，而 后，如图1C所示，在该掺杂的多晶体层105上再覆盖光阻，此时光阻覆盖的区 域是需要保留掺杂的多晶体层105的区域，该区域大于半导体衬底中没有形成 DDD103的区域，也就是该区域完全覆盖并超出半导体衬底中没有形成DDD103 的区域；而后蚀刻掺杂的多晶体层105，仅保留被光阻覆盖的区域，蚀刻出多晶 体线。最后，如图1D所示，移除光阻105，形成所需的含有DDD103的半导体 器件结构，此时DDD103与掺杂的多晶体层105结构的一部分相互重叠。上述方法在现阶段高压制程中普遍应用，但其也有缺点，因为每种注入机 台都其固有的限制，例如注入离子深度和浓度等，超出该限制则无法保证注入效果。在现阶段主流高压制程中，可以控制注入条件得到良好的DDD区。但是 当高压器件向更小线宽过渡而使源漏极越来越浅时，离子直接注入的方式会因 离子注入机台、例如IMP.机台的限制而无法精确控制。
技术实现思路
鉴于上述，本专利技术希望提供一种易于精确控制离子的注入方式，特别是在 浅结型高压MOS的一种形成DDD的方法。因此，本专利技术提出了一种制造高操作电压MOS中的双扩散漏极的方法，包 括以下步骤步骤1，在半导体衬底上依次形成栅氧化物层和掺杂的多晶体层； 步骤2，在上述栅氧化物层和掺杂的多晶体层上沉积掺杂的氧化物层； 步骤3，蚀刻除去高压MOS双扩散漏极区域以外区域的掺杂的氧化物层； 步骤4,掺杂的氧化物层作为扩散源向半导体衬底中扩散形成双扩散漏极。 作为优选，步骤4之后还包括步骤5，去除掺杂的氧化物层，进行退火制程和金属化处理。作为优选，上述掺杂的多晶体与双扩散漏极结构形成重叠结构。作为优选，上述双扩散漏极包括在NMOS晶体管中的DDN或PMOS晶体 管中的DDP。作为优选，上述掺杂的多晶体为掺杂多晶硅。作为优选，上述步骤l具体为在半导体衬底上形成栅氧化物层，在栅氧化层上沉积掺杂的多晶体层，蚀 刻除去双扩散漏极区域以外区域的掺杂的多晶体层。作为优选，步骤4中的扩散为等向扩散。本专利技术的有益效果在于该过程可以简单方便地执行，对于不适合采用传统 植入方式形成的浅结型MOS晶体管尤为适用。DDD区中的离子浓度由其形成 环境的温度、时间等决定，易于精确控制，特别适合于在较小的线宽制程中制造DDD区，而且本专利技术可以形成多晶体层与DDD重叠的结构，改进高操作电 压MOS的特性。下面结合附图，对本专利技术的具体实施方式作进一步的详细说明。对于所属
的技术人员而言，从对本专利技术的详细说明中，本专利技术的上述和其他目 的、特征和优点将显而易见。附图说明图1A-1D表示现有技术中的离子植入式DDD的形成示意图。 图2A-2F表示本专利技术一较佳实施例的DDD形成的制造过程示意图。 图3表示本专利技术的DDD结构的模拟扩散分布图。 具体实施例方式下面结合附图和具体实施例对本专利技术所述的一种制造高操作电压MOS中的 DDD的方法作进一步的详细说明。图2A-2F表示本专利技术一较佳实施例的在半导体器件上形成DDD的制造过程 示意图，其中应当理解的是，为表达清楚起见，示意图中只示意性标明了各个 主要元件的相对位置，而其比例大小并不受视图的限制。本专利技术一较佳实施例的在半导体器件上形成DDD的制造过程如下步骤l，在半导体衬底204上形成栅氧化物层202，在实际生产中，该层十 分薄，但是为了明确地表示个元件的排列，在附图中表示出呈可见厚度的栅氧 化物层。在栅氧化物层202上沉积掺杂的多晶体层205，例如掺杂高浓度离子， 如N型杂质离子(如磷离子)或P型杂质离子(掺杂何种离子由半导体衬底的 类型决定，如果半导体衬底为N型，则掺杂的离子为P型离子；如果半导体衬 底为P型，则掺杂的离子为N型离子)的多晶硅，从而形成如图2A所示的多 层结构。当然，该多层结构中还具有其他元件，如现有技术所公知的其他氧化 物层、间隔物(spacer)等等，在此便不再进行记述。步骤2，在掺杂的多晶体层205上沉积光阻206，光阻206沉积的范围就是 所要形成DDD的掺杂的多晶体层205以外区域，而后进行蚀刻，将光阻206未 覆盖的要形成DDD的区域中的掺杂的多晶体层205蚀刻掉，露出该区域的栅氧化物层202，如图2B所示。步骤3，去除掺杂的多晶体层205上的光阻206，该去除过程可以如现有技 术中的一样，因此不再在此详述，而后在栅氧化物层202与掺杂的多晶体层205 形成的阶梯状结构上沉积掺杂的氧化物层207，掺杂的氧化物层207覆盖栅氧化 物层202与掺杂的多晶体层205，氧化物层207则为与上面两者组成的阶梯结构 互补的结构，如图2C所示。步骤4，在要形成DDD的区域的掺杂的氧化物层207上方沉积光阻208， 蚀刻除去要形成DDD的区域以外的区域的掺杂的氧化物层207，如图2D所示。步骤5，去除掺杂的氧化物层207上的光阻208，而后以掺杂的氧化物层207 作为扩散源，通过将氧化物层207中的离子向半导体衬底204中扩散(drive in) 形成DDD203，此时，由于等向扩散的特性，DDD203向掺杂的多晶体层205 下方持续扩散的范围，并且由于其横向扩散，所以范围大于掺杂的氧化物层207 所在的范围，如图2E所示。步骤6，去除栅氧化物层202上的掺杂的氧化物层207，此时掺杂的多晶体 层205与DDD203形成重叠结构。而后进行退火制程和金属化处理等后续制程， 如本领域的公知技术所作的，在此便不再详细描说。上述DDD203的具体形状如图3所示，图3是TCAD模拟扩散分布示意图， 从图中可以看出，栅氧化物层202十分薄，因此在图3中不作标记表示，掺杂 的多晶体层205的下方也因等向扩散而具有由掺杂的氧化物层207扩散到半导 体衬底204中的离子，掺杂的离子为导体衬底的反型，如果在NMOS晶体管中， DDD203为NMOS晶体管中的DDN，如果在PMOS晶体管中，则DDD203为 PMOS晶体管中的DDP。在靠近掺杂的氧化物层207的位置，离子的浓度较大， 表示的颜色较深；在远离掺杂的氧化物层207的位置，离子的浓度较小，表示 的颜色较浅。扩散的离子的多少由元件形成环境的温度、时间等决定，因此该 过程易于控制。以上所述仅为本专利技术的较佳实施例，并非用来限定本专利技术的实施范围；如 果不脱离本文档来自技高网...

【技术保护点】
一种制造高操作电压ＭＯＳ中的双扩散漏极的方法，其特征在于包括以下步骤：　步骤１，在半导体衬底上依次形成栅氧化物层和掺杂的多晶体层；　步骤２，在上述栅氧化物层和掺杂的多晶体层上沉积掺杂的氧化物层；　步骤３，蚀刻除去高操作电压 ＭＯＳ双扩散漏极区域以外区域的掺杂的氧化物层；　步骤４，掺杂的氧化物层作为扩散源向半导体衬底中扩散形成双扩散漏极。

【技术特征摘要】

【专利技术属性】
技术研发人员：沙建德，栾志亮，
申请(专利权)人：和舰科技苏州有限公司，
类型：发明
国别省市：32[中国|江苏]