延迟锁相环电路及调整输出时钟信号相位的方法技术

本发明专利技术公开了一种延迟锁相环ＤＬＬ电路及调整输出时钟信号相位的方法，该电路包括基本ＤＬＬ电路、延迟线二和运算单元，其中，基本ＤＬＬ电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本ＤＬＬ电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整，得到输出时钟信号。本发明专利技术提供的电路及方法可以根据所传输数据的采样需要，经过延迟调整锁定输入时钟信号后，输出时钟信号和输入时钟信号的相位差为任意值。

【技术实现步骤摘要】

本专利技术涉及在芯片中调整时钟信号的技术，特别涉及一种。
技术介绍
随着互补金属氧化物半导体(CMOS)工艺的迅速发展，采用CMOS工艺的各种数字 电路所采用的器件尺寸在不断地减小，数字电路的复杂度在不断地提高，且数据电路所采 用的数字系统，如中央处理器(CPU)系统或数字信号处理(DSP)系统的工作速度也达到了 几百兆赫兹，甚至更高。这样高速的数字系统对时钟信号提出了严格的要求，然而由于制造 工艺和环境变化的不同，提供的时钟信号常常可能无法满足要求。例如，当数字电路采用时 钟信号对所传输的数据采样时，在每个时钟周期内需要选择最佳的数据采样点，即需要选 择每个时钟周期内所传输数据的中间位置附近进行采样，在实现时设定定时时钟信号，定 时在每个时钟周期内所传输数据的中间位置附近时间点触发对所传输数据进行采样。但 是，经过若干个时钟周期传输数据后，设定的定时时钟信号和所传输的数据有很大可能不 再满足所设定定时时钟和维持定时时钟的约束，造成并不是在每个时钟周期内所传输数据 的中间位置附近时间点触发对所传输数据的采样，从而导致采样错误。这种时钟信号和数 据经过一段时间后由于电压或温度的不稳定性而不再满足设定的约束条件，会随着数字电 路中数字系统处理速度的增加和数据传输速率的加快而变得更加严重。因此，对时钟信号 进行延迟调整，使得经过延迟调整的时钟信号和数字电路中处理数据之间一直满足设定的 约束条件，从而保证数字电路的正常运行，变得越来越重要。 目前，为了克服时钟信号在一段时间后出现的偏差，满足数据电路正常运行的要 求，设计了锁相环(PLL，Phase-locked LOOP)电路和延迟锁相环(DLL,Delay-locked Loop) 电路，用于对时钟信号进行延迟调整。与PLL电路相比，由于DLL电路用压控延迟线(VCDL， Voltage Control Delay Line)取代了 PLL的振荡器，使得随机误差只在每个时钟周期 的内部累加，不影响后续时钟周期；由于DLL的反馈系统的阶数和低通滤波器(LRF， Low PassFilter)相同，使得其稳定性和稳定速度等问题比PLL电路减轻许多。因此，和PLL电 路相比，DLL电路受到噪声影响小，并且稳定性更高和稳定速度更快，逐渐成为对时钟信号 进行延迟调整的主流电路。 DLL主要可以分为三类，包括寄存器控制DLL、加/减计数器控制DLL和逐位逼近 式DLL，这三类的主要区别在于对延迟线控制方式不同。 图1为现有技术DLL电路的结构示意图，电路包括鉴相器、分频器、延迟线控制 器及延迟线。其中，输入时钟信号在每个时钟周期内通过延迟线及前向传输线后变为输出 时钟信号输出。在每个时钟周期内，反馈传输线都采集经过延迟线输出的时钟信号，然后将 采集的信号作为反馈时钟信号输出给鉴相器，鉴相器将接收到的反馈时钟信号和输入时钟 信号比较，确定反馈时钟信号和输入时钟信号存在相位差后，发送控制信号给延迟线控制 器，由延迟线控制器输出调整信号，对通过延迟线的时钟信号进行延迟调整，直到鉴相器经过检测，确定接收到的反馈传输线通过延迟线采集的反馈时钟信号和输入时钟信号之间不 存在相位偏差为止，锁定延迟线控制器，也就是对DLL电路的输入时钟信号进行锁定，维持 当前对延迟线的延迟调整。在延迟线控制器进行延迟调整过程中，输入时钟信号、反馈时钟 信号都是通过放大器输入到鉴相器中的，以便鉴相器精确检测；反馈传输线采集经过延迟 线输出的时钟信号为通过放大器进行放大的时钟信号、再经过延迟线输出后进行放大器后 采集的；另外，经过放大的输入时钟信号还通过分频器分频后，通过集成电路(IC)发送给 延迟线控制器，用于延迟线控制器根据分频频率对延迟线传输的输入时钟信号进行延迟调 整。 在具体实现上，经过延迟调整锁定输入时钟信号的DLL电路根据不同的结构，实 现固定相位的输出时钟信号，比如，图1所示电路的输出时钟信号和输入时钟信号相比，相 差的相位为0度；如果在图l所示电路的反馈时钟信号输入鉴相器前增加反向器，则输出时 钟信号和输入时钟信号相比，相差的相位为180度；如果图l所示电路的延迟线采用四个相 同延迟单元，并每个延迟单元都引出一个输出时钟信号，则从第一个延迟单元引出的输出 时钟信号和输入时钟信号相比，相差的相位为90度。 由于为了对所传输数据的采样准确，所以目前常常需要经过延迟调整锁定输入时 钟信号的DLL电路输出时钟信号的相位，相比于输入时钟信号可以得到不同的相位差，但 是，采用现有技术方案，每一种结构类型的DLL电路经过延迟调整锁定输入时钟信号后，输 出时钟信号和输入时钟信号相比，只能得到固定的相位差。
技术实现思路
本专利技术提供一种延迟锁相环电路，该电路能够根据所传输数据的采样需要，经过延迟调整锁定输入时钟信号后，输出时钟信号和输入时钟信号的相位差为任意值。 本专利技术还提供一种调整输出时钟信号相位的方法，该方法能够根据所传输数据的采样需要，经过延迟调整锁定输入时钟信号后，输出时钟信号和输入时钟信号的相位差为任意值。 根据上述目的，本专利技术的技术方案是这样实现的 —种延迟锁相环DLL电路，包括基本DLL电路、延迟线二和运算单元，其中， 基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单元； 运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差； 延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相 位调整，得到输出时钟信号。 所述基本DLL电路包括延迟线一、延迟线控制器和鉴相器，其中， 延迟线一，用于接收输入时钟信号，根据从延迟线控制器接收的调整信号进行延迟调整，输出延迟时钟信号给鉴相器； 鉴相器，用于确定接收的延迟时钟信号和输入时钟信号存在相位差，发送控制信 号给延迟线控制器，直到确定延迟时钟信号和输入时钟信号不存在相位偏差为止，锁定延 迟线控制器； 延迟线控制器，用于根据从鉴相器接收的控制信号输出调整信号给延迟线一。 所述延迟控制字取1到延迟控制字设置的最大值之间的任意整数。 所述运算单元包括乘法器和除法器，其中，乘法器用于计算所述调整信号和所述延迟控制字的乘积，除法器用于除以延迟控制字设定的最大值，得到延迟线控制信号，该最大值为自然数； 或者所述运算单元包括用于存储调整信号乘以延迟控制字得到的结果和延迟线 控制信号之间的对应关系的只读存储器，该对应关系是只读存储器预先采用调整信号X 延迟控制字/N计算得到的，其中，N为延迟控制字设定的最大值，为自然数，当只读存储器 接收到所述调整信号乘以延迟控制字得到的结果后，根据对应关系，输出延迟线控制信号。 所述除法器为移位寄存器，所述延迟控制字设定的最大值为2W-1，N为延迟线二中 的延迟单元的个数，移位寄存器用于根据所述延迟控制字设定的最大值2W-1，进行移位，得 到对应所述延迟线二中的延迟单元的延迟线控制信号。 所述延迟线一和延迟线二的结构相匹配。 —种调整输出时钟信号相位的方法，在基本DLL电路基础上设置延迟线二以及运 算单元，该方法包括 在基本DLL电路的输入时钟信号锁定后，根据基本DLL电路发送的调整本文档来自技高网...

【技术保护点】
一种延迟锁相环ＤＬＬ电路，其特征在于，包括基本ＤＬＬ电路、延迟线二和运算单元，其中，基本ＤＬＬ电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本ＤＬＬ电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整，得到输出时钟信号。

【技术特征摘要】
一种延迟锁相环DLL电路，其特征在于，包括基本DLL电路、延迟线二和运算单元，其中，基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整，得到输出时钟信号。2. 如权利要求1所述的电路，其特征在于，所述基本DLL电路包括延迟线一、延迟线控 制器和鉴相器，其中，延迟线一，用于接收输入时钟信号，根据从延迟线控制器接收的调整信号进行延迟调 整，输出延迟时钟信号给鉴相器；鉴相器，用于确定接收的延迟时钟信号和输入时钟信号存在相位差，发送控制信号给 延迟线控制器，直到确定延迟时钟信号和输入时钟信号不存在相位偏差为止，锁定延迟线 控制器；延迟线控制器，用于根据从鉴相器接收的控制信号输出调整信号给延迟线一。3. 如权利要求1或2所述的电路，其特征在于，所述延迟控制字取1到延迟控制字设置 的最大值之间的任意整数。4. 如权利要求1或2所述的电路，其特征在于，所述运算单元包括乘法器和除法器，其 中，乘法器用于计算所述调整信号和所述延迟控制字的乘积，除法器用于除以延迟控制字 设定的最大值，得到延迟线控制信号，该最大值为自然数；或者所述运算单元包括用于存储调整信号乘以延迟控制字得到的结果和延迟线控制 信号之间的对应关系的只读存储器，该对应关系是只读存储器预先采用调整信号X延迟 控制字/N计算得到的，其中，N为延迟控制字设定的最大值，为自然数，当只读存储器接收 到所述调整信号乘以延...

【专利技术属性】
技术研发人员：王磊，
申请(专利权)人：北京芯技佳易微电子科技有限公司，
类型：发明
国别省市：11[中国|北京]