负电压电平切换电路制造技术

一种负电压电平切换电路，包括：２个插入Ｎ管；２个上拉Ｐ管，其源极连接到正向电压Ｖｄｄ，漏极分别连接到插入Ｎ管的漏极；２个正反馈Ｎ管，其源极连接到负电压Ｖｎｅｇ，漏极分别连接到２个插入Ｎ管的源极；以第二插入Ｎ管和第二上拉Ｐ管之间的节点为输出Ｖｏｕｔ，第一插入Ｎ管和第一上拉Ｐ管的栅极连接到输入信号Ｖｉｎ，第一正反馈Ｎ管的栅极连接输出电压Ｖｏｕｔ；所述第二插入Ｎ管和第二上拉Ｐ管栅极连接到反相器的输出端，反相器的输入端连接输入信号Ｖｉｎ；第二正反馈Ｎ管的栅极连接到第一插入Ｎ管和第一上拉Ｐ管漏极之间的节点。能够减小相同导通条件下Ｐ管所需的导通电流，减小Ｐ管面积；且能加快电压切换速度和减小切换功耗。

【技术实现步骤摘要】

本专利技术涉及集成电路设计，特别是一种用于根据输入信号的变换而使输出电压在正向电压和负电压之间切换的负电压切换电路。
技术介绍
集成电路在运行过程中，为适应各种操作，往往会需要不同的电压。而电路的输入 电压通常为单一的或有限的，因此，电路设计中需要能够把输入电压转换为不同操作所需 要的正高压或者负高压的电路。 以快闪存储器(Flash Memory)为例，典型的NOR型Flash存储芯片的存储结构 中，每一存储单元包括一个M0SFET，其栅极连接到相应的字线WL，漏极连接相应的位线BL， 而所有存储单元的源极均连接到相同的源线VS上。而对存储单元进行读取、写入和擦除操 作时，字线、位线和源线所需的相对电压的典型值如表一所示 表一 NOR Flash的典型操作电压 <table>table see original document page 3</column></row><table> 根据现有技术，Flash或EEPROM等存储芯片的集成电路一般是使用CMOS工艺制 造，并且随着工艺水平的提高，器件集成度不断提高，为了降低功耗和縮小芯片尺寸，人们 希望降低单个器件的尺寸和工作电压，随着尺寸的縮小，MOS器件的击穿电压也在逐渐降 低。以O. 18iim工艺为例，高压管的击穿电压约为10. 5V而低压管仅为7. 5V。而在Flash或 EEPROM等存储芯片的电路中，通常需要-6 -10V的负电压，因此，在极低负电压(如-10V) 和正向电压Vdd之间进行切换，以及在切换过程中防止器件被击穿是集成电路设计中必须 解决的问题。而良好的设计除能实现电路基本功能外，还应满足面积小、工作稳定、转换速 度快和功耗低等指标。 图1是现有技术中的典型负电压电平切换电路。该电路由两个P沟道M0SFET(晶 体管P101、P102)和两个N沟道MOSFET (晶体管N103， N104)构成，为了叙述方便，以下将P 沟道MOSFET和N沟道MOSFET简称为P管和N管。图1中Vdd为正向电压，Vneg为负电压， 输入信号Vin为在0v到Vdd之间切换的电平信号，该电路通过输入信号Vin以及Vin通过 反相器Inv后得到的反向信号Vin_b分别控制P管P101和P102的导通和关断，并作用于 两个构成正反馈对的N管(N103、 N104)，从而控制输出电压Vout。 参照图l，当输入信号Vin电压为Vdd时，反向信号Vinj3电压为Ov，此时，晶体管P101关断，而晶体管P102导通，输出电压Vout被上拉到Vdd，由于输出电压Vout连接到晶 体管N103的栅极，因此，晶体管N103被导通，继而将晶体管N104的栅极电压下拉为负电压 Vneg，使晶体管N104关断，从而使输出电压Vout维持在Vdd ;而当输入信号Vin为0v时，反 向信号Vin_b电压为Vdd，此时，晶体管P102关断，而晶体管P101导通，继而将晶体管N104 的栅极电压上拉到Vdd，使晶体管N104导通，从而将输出电压Vout下拉为负电压Vneg，由 于输出电压Vout连接到晶体管N103的栅极，因此，晶体管N103被关断。这样，图1的电路 基本实现了电压转换和转换后电路无电流通路。 但是，如图1所示的电路却存在如下缺点 第一，为适应Vneg的幅值变大，必须加大P管尺寸。在MOS管工作于饱和区时，其 理想饱和电流可由下述公式求得，/d=,x^x(fgs-^)2 (1) 其中，i^表示电子、空穴迁移率，与掺杂浓度有关，C。，取决于介电常数，对于一定 的材料和掺杂浓度而言，二者为常数，Ves表示栅源电压，Vth表示阈值电压，W表示MOS管的 宽度，L表示MOS管的长度。对于输入信号Vin发生变化的切换过程而言，切换过程中流过 N管的电流将正比于(Ves-Vth)2，而其中对于N管，Ves = V。ut-VMg，故随着Vneg的减小(即 Vneg的幅值变大)，N管的切换电流将增大。为了保证切换完成，P管的切换电流也必须增 大，但是根据(1)式，P管的(Ves-Vth)绝对值为Vdd-Vth为定值，为了增大饱和电流，必须增大;。但是，长度L 一般由CMOS制程的工艺条件决定，不能随便减小，即为增大此比值，必须增加宽度W。根据集成电路制造原理，由于P沟道的主要载流子为空穴，为了获得与以电子 为主要载流子的N沟道晶体管相同的导电能力，P管面积本就需要比N管大数倍，因此增加 P管宽度W，将导致电路版图面积的显著增大。 第二，根据上述分析，随着Vneg的减小，切换电流将增大，显然切换功耗亦将增 大。而对于当前的工艺，在O. 18iim或更小尺寸的条件下，切换功耗已经在电路总功耗中占 据相当大的比例，因此，切换功耗的增大将给电路整体带来很大影响。 第三，电路工作不稳定，电路的切换速度受到Vdd影响，在电路运行中，如果Vneg 降低，或者Vdd降低，均会导致切换速度下降，且若二者降低到超过一定程度以致于P管的 饱和导通电流小于N管的饱和导通电流，即P管无法提供足够的电流导通能力，电路将进入 亚稳态，电压无法进行切换，并造成很大的直流功耗。 为了解决上述问题，申请号为03156368. 6，申请日为2003年9月5日，名为负电 压电平转换电路，授权公告号CN 12005160的中国专利技术专利公开了一种改进的电路结构， 如图2所示。从图2可见，该电路包括CMOS反相器，其输入端连接输入电压；第一个反相 器，其由第一 PMOS管P201和第一 NMOS管N205构成，连接在CMOS反相器的输入端和负高 压输入端之间；第二个反相器，由第二 PMOS管P202和第二 NMOS管N206构成，连接在CMOS 反相器的输出端和负高压输入端之间，其输出端是所述负电压电平转换电路的输出端；该 输出端输出的高电平是由所述第二PM0S管P202传输的，该输出端输出的低电平是由所述 第二NMOS管N206传输的；所述第一个反相器的输入端连接第二个反相器的输出端，第一个 反相器的输出端连接第二个反相器的输入端，使第一个反相器和第二个反相器成为输出电 压的正反馈通道；在CMOS反相器的输入端和第一个反相器的输出端之间连接栅极接地的第三PM0S管P203，以提供第二个反相器的初始电压；在CMOS反相器的输出端和第二个反相器的输出端之间连接栅极接地的第四PMOS管P204，以提供第一个反相器的初始电压。 该电路同样是用反相器使两支路处于不平衡状态，冀以减小电平转换时所需的驱动电流，再通过正反馈电路完成信号切换，并用两个栅极接地的P管加大上拉的驱动能力，加快翻转速度。但是，由于P管的源极不是直接接VDD，而是接到输入信号Vin或反向信号输入信号Vin_b上，因此虽然该电路能使整个负高压电平转换电路在输入电压降低的时候，电路仍然能正常工作，但是对这样的结构，在P管使用相同面积的情况下，上拉电流至及前述电路的1/4，亦即如果要达到相同的上拉电流，P管面积则要增大4倍，同时，增加P管也会显著增加电路的版图面积。故此，该电路仍存在诸多不足。
技术实现思路
本专利技术的目的即在于克服现有技术的上述缺陷，解决为适应Vneg的幅值变大，必须加大P管尺寸的问本文档来自技高网...

【技术保护点】
一种负电压电平切换电路，连接到正向电压Ｖｄｄ和一负电压Ｖｎｅｇ，并根据输入信号Ｖｉｎ切换输出电压Ｖｏｕｔ，其特征在于，所述电路包括一个反相器和源极、漏极连接在正向电压Ｖｄｄ和负电压Ｖｎｅｇ之间的两组晶体管，其中：第一组晶体管中包括：第一插入Ｎ管；第一上拉Ｐ管，其源极连接到正向电压Ｖｄｄ，漏极连接到第一插入Ｎ管的漏极；第一正反馈Ｎ管，其源极连接到负电压Ｖｎｅｇ，漏极连接到第一插入Ｎ管的源极；第二组晶体管中包括：第二插入Ｎ管；第二上拉Ｐ管，其源极连接到正向电压Ｖｄｄ，漏极连接到第二插入Ｎ管的漏极，且二者之间的节点连接输出电压Ｖｏｕｔ；第二正反馈Ｎ管，其源极连接到负电压Ｖｎｅｇ，漏极连接到第二插入Ｎ管的源极；且所述第一插入Ｎ管和第一上拉Ｐ管的栅极连接到输入信号Ｖｉｎ，第一正反馈Ｎ管的栅极连接输出电压Ｖｏｕｔ；所述第二插入Ｎ管和第二上拉Ｐ管栅极连接到反相器的输出端，反相器的输入端连接输入信号Ｖｉｎ；第二正反馈Ｎ管的栅极连接到第一插入Ｎ管和第一上拉Ｐ管漏极之间的节点。

【技术特征摘要】
一种负电压电平切换电路，连接到正向电压Vdd和一负电压Vneg，并根据输入信号Vin切换输出电压Vout，其特征在于，所述电路包括一个反相器和源极、漏极连接在正向电压Vdd和负电压Vneg之间的两组晶体管，其中第一组晶体管中包括第一插入N管；第一上拉P管，其源极连接到正向电压Vdd，漏极连接到第一插入N管的漏极；第一正反馈N管，其源极连接到负电压Vneg，漏极连接到第一插入N管的源极；第二组晶体管中包括第二插入N管；第二上拉P管...

【专利技术属性】
技术研发人员：胡洪，
申请(专利权)人：北京芯技佳易微电子科技有限公司，
类型：发明
国别省市：11[中国|北京]