伪静态存储器及其读操作与刷新操作的控制方法技术

本发明专利技术提供了一种伪静态存储器，包括：读操作缓冲器及读操作标志寄存器，写操作缓冲器及写操作标志寄存器，比较器，用于比较当前读操作所针对的存储器组地址，与当前写操作缓冲器中缓存的第二数据需写入的存储器组地址，并输出比较结果信号；控制电路，用于在当前时钟周期读操作与刷新操作冲突时，依据所述读状态信号、写状态信号及比较结果信号，控制进行以下操作：从读操作缓冲器或写操作缓冲器上执行读操作且并行执行刷新操作；或者，从指定的存储器组上执行读操作，并将所读取的数据缓存至读操作缓冲器。本发明专利技术可以提高伪ＳＲＡＭ的存取速度，进而提高它的工作效率。

【技术实现步骤摘要】

本专利技术涉及存储器处理的
，特别是涉及一种可控制读操作与刷新操作 的伪静态存储器及其控制方法，以及，一种可并行控制读/写操作与刷新操作的伪静态 存储器。
技术介绍
动态随机存储器(Dynamic Random-Access Memory，DRAM)是一种大容量的存 储器，DRAM对存储器阵列的晶体管要求很少(最少时单管就能实现)，十分有利于降低 面积开销，故随着系统芯片尺寸的逐渐减小而被广泛应用。由于漏电造成DRAM的晶体 管只能将数据保持很短的时间，为了保持数据，DRAM必须隔一段时间刷新(refresh) —次。如果存储单元没有被刷新，存储的信息/数据就会丢失。静态存储器Static RandomAccess Memory，SRAM)是典型高速存储器，公知的 是，DRAM的存取速度不如SRAM快。目前，随着系统芯片的尺寸逐渐减小，对存储 器所占面积的要求更加小，一种常用的方式为，利用DRAM的内核，制造SRAM，也就 是伪静态存储器(伪SRAM)。即伪SRAM具有一个DRAM存储器内核和一个“SRAM 型”接口的存储器件。伪SRAM内部的DRAM架构使它比传统SRAM具有更多的长处， 例如体积更为轻巧，但是，由于它使用了 DRAM内核，因而也需要进行周期性的刷新， 以便保存数据。所以同时带来的问题就是刷新导致存取速度上不如真正的SRAM快。可 见，存取速度成为伪SRAM存储器的发展瓶颈。总之，需要本领域技术人员迫切解决的一个技术问题就是如何能创造性地提 出一种伪静态存储器的并行刷新与读/写操作的机制，以提高伪SRAM的存取速度，进 而提高它的工作效率。
技术实现思路
本专利技术所要解决的技术问题是提供一种可控制读操作与刷新操作的伪静态存储 器及其控制方法，以提高伪SRAM的存取速度，进而提高它的工作效率。本专利技术还提供了一种可并行控制读/写操作与刷新操作的伪静态存储器，以进 一步提高伪SRAM的存取速度。为了解决上述问题，本专利技术公开了一种伪静态存储器，包括读操作缓冲器及读操作标志寄存器，所述读操作标志寄存器用于存储标识所述 读操作缓冲器中是否缓存有第一数据的读状态信号；写操作缓冲器及写操作标志寄存器，所述写操作缓冲器缓存需要写入指定存储 器组的第二数据及对应的存储器组地址；所述写操作标志寄存器用于存储标识所述写操 作缓冲器中是否缓存有新的第二数据的写状态信号；比较器，用于比较当前读操作所针对的存储器组地址，与当前写操作缓冲器中 缓存的第二数据需写入的存储器组地址，并输出比较结果信号；控制电路，用于在当前时钟周期读操作与刷新操作冲突时，依据所述读状态信 号、写状态信号及比较结果信号，控制进行以下操作从读操作缓冲器或写操作缓冲器上执行读操作且并行执行刷新操作；或者，从指定的存储器组上执行读操作，并将所读取的数据缓存至读操作缓冲优选的，所述读状态信号在读操作缓冲器中缓存有第一数据时为1，在读操作缓 冲器中没有第一数据时为0 ；所述写状态信号在写操作缓冲器中缓存有新的第二数据时 为1，在写操作缓冲器中没有新的第二数据时为0;所述比较器在比较地址相同时输出比 较结果信号为1，在比较地址不同时输出比较结果信号为0;所述控制电路包括第一控制子模块，用于在第一预置条件下执行从写操作缓冲器上读取数据且并 行刷新的操作；所述第一预置条件为读状态信号、写状态信号及比较结果信号依次为 111 或 011 ；第二控制子模块，用于在第二预置条件下执行从读操作缓冲器上读取数据且并 行刷新的操作；所述第二预置条件为读状态信号、写状态信号及比较结果信号依次为 100、110 或 101 ；第三控制子模块，用于在第三预置条件下执行从指定的存储器组上读取数据， 并将所读取的数据缓存至读操作缓冲器的操作；所述第三预置条件为读状态信号、写状 态信号及比较结果信号依次为000、010或001。优选的，所述控制电路还用于在当前时钟周期读操作与刷新操作不冲突时，依 据所述写状态信号及比较结果信号，从写操作缓冲器或指定的存储器组上执行读操作。优选的，所述写状态信号在写操作缓冲器中缓存有新的第二数据时为1，在写操 作缓冲器中没有新的第二数据时为0 ；所述比较器在比较地址相同时为输出比较结果信 号为1，在比较地址不同时输出比较结果信号为0;所述控制电路包括第五控制子模块，用于在第五预置条件下执行从指定的存储器组上读取数据且 并行执行刷新操作；所述第五预置条件为写状态信号及比较结果信号依次为01、00或 10 ；第六控制子模块，用于在第六预置条件下执行从写操作缓冲器上读取数据且并 行执行刷新操作；所述第六预置条件为写状态信号及比较结果信号依次为11。优选的，所述读操作缓冲器的结构与存储器组的结构相同，所述写操作缓冲器 包括数据存储部分与地址存储部分，所述数据存储部分与存储器组的容量配置相同，地 址存储部分的空间依据存储器组的个数确定。本专利技术实施例还公开了一种伪静态存储器读操作与刷新操作的控制方法，所述 伪静态存储器包括读操作缓冲器、写操作缓冲器，所述的方法包括进入当前时钟周期；在当前时钟周期读操作与刷新操作冲突时，检测读操作缓冲器和写操作缓冲器 中的数据信息，并依据所述数据信息执行以下判断步骤1)如果写操作缓冲器中存在需要写入指定存储器组的新的第二数据，并且所述 第二数据需写入的存储器组地址与当前读操作所针对的存储器组地址相同，则读取所述 写操作缓冲器中的第二数据且并行执行刷新操作；2)如果读操作缓冲器中存在从存储器组地址读出的第一数据，则读取所述读操 作缓冲器中的第一数据且并行执行刷新操作；如果读操作缓冲器中不存在所述第一数据，则从当前读操作所针对的存储器组 地址中读出数据，并在读操作缓冲器中缓存所述读出数据。优选的，所述的方法还包括在同一时钟周期读操作与刷新操作不冲突时，依据所述数据信息执行以下判断 步骤判断写操作缓冲器中是否存在需要写入指定存储器组的新的第二数据，并且所 述第二数据需写入的存储器组地址与当前读操作所针对的存储器组地址相同，若是，则 读取所述写操作缓冲器中的第 二数据且并行执行刷新操作；否则，从当前读操作所针对 的存储器组地址中读出数据且并行执行刷新操作。与现有技术相比，本专利技术具有以下优点本专利技术中伪SRAM的读操作和刷新操作可以同时进行，从而可以有效提高伪 SRAM的存取速度，进而提高伪SRAM的工作效率。具体而言，在本专利技术中通过新增读操作缓冲器及读操作标志寄存器、写操作缓 冲器及写操作标志寄存器，其中，写操作缓冲器缓存的是某个存储器组地址最新写入数 据。在读操作与刷新操作冲突时，可以将对应存储器组地址上的读出数据缓存至读操作 缓冲器，以便在下一个周期可以直接从读操作缓冲器上读取，而不至于与针对存储器组 的刷新操作再发生冲突；并且，如果写操作缓冲器中存在当前读操作所针对的存储器组 地址中最新写入的数据，则直接从该写操作缓冲器上进行读操行，并同时针对相应的存 储器组进行刷新。可以看出，在当前时钟周期读操作与刷新操作冲突时，本专利技术中的 读操作与刷新操作在部分周期可以并行从而有效提高伪SRAM的存取速度，进而提高伪 SRAM的工作效率，而且本专利技术的结构简单，并不会增加伪SRAM的面积。附图说明图1是本专利技术的一种可控制读操作与刷新本文档来自技高网...

【技术保护点】
一种伪静态存储器，其特征在于，包括：读操作缓冲器及读操作标志寄存器，所述读操作标志寄存器用于存储标识所述读操作缓冲器中是否缓存有第一数据的读状态信号；写操作缓冲器及写操作标志寄存器，所述写操作缓冲器缓存需要写入指定存储器组的第二数据及对应的存储器组地址；所述写操作标志寄存器用于存储标识所述写操作缓冲器中是否缓存有新的第二数据的写状态信号；比较器，用于比较当前读操作所针对的存储器组地址，与当前写操作缓冲器中缓存的第二数据需写入的存储器组地址，并输出比较结果信号；控制电路，用于在当前时钟周期读操作与刷新操作冲突时，依据所述读状态信号、写状态信号及比较结果信号，控制进行以下操作：从读操作缓冲器或写操作缓冲器上执行读操作且并行执行刷新操作；或者，从指定的存储器组上执行读操作，并将所读取的数据缓存至读操作缓冲器。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱一明，刘永波，
申请(专利权)人：北京芯技佳易微电子科技有限公司，
类型：发明
国别省市：11[中国|北京]