伪静态存储器及其写操作与刷新操作的控制方法技术

本发明专利技术提供了一种伪静态存储器，包括第一、第二寄存器组、写操作缓冲器及写操作标志寄存器，比较器，用于比较当前写操作所针对的存储器组地址，与第二寄存器组中的存储器组地址，并输出比较结果信号；控制电路，包括第一控制子模块，用于在当前时钟周期写操作与刷新操作冲突时，把第一寄存器组中的数据写入写操作缓冲器、并行执行刷新操作；以及，在写操作标志寄存器的写状态信号为无效标识信号时，将其置为有效标识信号；以及，在所述写操作标志寄存器的写状态信号为有效标识信号，并且比较器输出地址不同的比较结果信号时，将第二寄存器组中的数据写入其指定的存储器组中。本发明专利技术可以提高伪ＳＲＡＭ的存取速度，进而提高伪ＳＲＡＭ的工作效率。

【技术实现步骤摘要】

本专利技术 涉及存储器处理的
，特别是涉及一种可并行控制写操作与刷新 操作的伪静态存储器及其控制方法，以及，一种可并行控制读/写操作与刷新操作的伪 静态存储器。
技术介绍
动态随机存储器(Dynamic Random-Access Memory，DRAM)是一种大容量的存 储器，DRAM对存储器阵列的晶体管要求很少(最少时单管就能实现)，十分有利于降低 面积开销，故随着系统芯片尺寸的逐渐减小而被广泛应用。由于漏电造成DRAM的晶体 管只能将数据保持很短的时间，为了保持数据，DRAM必须隔一段时间刷新(refresh) —次。如果存储单元没有被刷新，存储的信息/数据就会丢失。静态存储器(Static RandomAccess Memory，SRAM)是典型高速存储器，公知的 是，DRAM的存取速度不如SRAM快。目前，随着系统芯片的尺寸逐渐减小，对存储 器所占面积的要求更加小，一种常用的方式为，利用DRAM的内核，制造SRAM，也就 是伪静态存储器(伪SRAM)。即伪SRAM具有一个DRAM存储器内核和一个“SRAM 型”接口的存储器件。伪SRAM内部的DRAM架构使它比传统SRAM具有更多的长处， 例如体积更为轻巧，但是，由于它使用了 DRAM内核，因而也需要进行周期性的刷新， 以便保存数据。所以同时带来的问题就是刷新导致存取速度上不如真正的SRAM快。可 见，存取速度成为伪SRAM存储器的发展瓶颈。总之，需要本领域技术人员迫切解决的一个技术问题就是如何能创造性地提 出一种伪静态存储器的并行刷新与读/写操作的机制，以提高伪SRAM的存取速度，进 而提高伪SRAM的工作效率。
技术实现思路
本专利技术所要解决的技术问题是提供一种可控制写操作与刷新操作的伪静态存储 器及其控制方法，以提高伪SRAM的存取速度，进而提高伪SRAM的工作效率。本专利技术还提供了一种可并行控制读/写操作与刷新操作的伪静态存储器，以进 一步提高伪SRAM的存取速度。为了解决上述问题，本专利技术公开了一种伪静态存储器，包括第一寄存器组、第 二寄存器组、写操作缓冲器及写操作标志寄存器，其中，将需要写入存储器组的新数据 及对应的存储器组地址写入第一寄存器组，以及，将写操作缓冲器中已存的数据及对应 的存储器组地址写入第二寄存器组；所述伪静态存储器还包括比较器，用于比较当前写操作所针对的存储器组地址，与第二寄存器组中的存 储器组地址，并输出比较结果信号；控制电路，包括第一控制子模块，用于在当前时钟周期写操作与刷新操作冲突时，把第一寄存器组中的数据写入写操作缓冲器、并行执行刷新操作；以及，在写操作 标志寄存器的写状态信号为无效标识信号时，将其置为有效标识信号；以及，在所述写操作标志寄存器的写状态信号为有效标识信号，并且比较器输 出地址不同的比较结果信号时，将第二寄存器组中的数据写入其指定的存储器组中。优选的，所述控制电路还包括第二控制子模块，用于在当前时钟周期写操作与 刷新操作不冲突时，将第一寄存器组中的数据写入当前写操作所针对的存储器组、并行 执行刷新操作；以及，在写操作标志寄存器的写状态信号为有效标识信号，且比较器输出地址 相同的比较结果信号时，将写操作标志寄存器的写状态信号置为无效标识信号。优选的，所述第一寄存器组和第二寄存器组分别包括数据存储部分与地址存储 部分；所述写操作缓冲器包括数据存储部分与地址存储部分，其数据存储部分与存储器 组的容量配置相同，地址存储部分的空间依据存储器组的个数确定；所述写操作标志寄 存器为单比特寄存器。本专利技术实施例还公开了一种伪静态存储器的写操作与刷新操作的控制方法，所 述伪静态存储器包括第一寄存器组、第二寄存器组、写操作缓冲器及写操作标志寄存 器，所述的方法包括进入当前时钟周期；将需要写入存储器组的新数据及对应的存储器组地址写入第一寄存器组，以 及，将写操作缓冲器中已存的数据及对应的存储器组地址写入第二寄存器组；如果当前时钟周期写操作与刷新操作冲突，则把第一寄存器组中的数据写入写 操作缓冲器、并行执行刷新操作；以及，在写操作标志寄存器的写状态信号为无效标识 信号时，将其置为有效标识信号；以及，在所述写操作标志寄存器的写状态信号为有效标识信号，并且当前写操 作所针对的存储器组地址，与第二寄存器组中指定的存储器组地址不同时，将第二寄存 器组中的数据写入其指定的存储器组中。优选的，所述的方法，还包括在当前时钟周期写操作与刷新操作不冲突时，将第一寄存器组中的数据写入当 前写操作所针对的存储器组、并行执行刷新操作；以及，在写操作标志寄存器的写状态信号为有效标识信号，且比较器当前写操 作所针对的存储器组地址，与第二寄存器组中的存储器组地址相同时，将写操作标志寄 存器的写状态信号置为无效标识信号。本专利技术实施例还公开了一种伪静态存储器，包括第一寄存器组、第二寄存器 组、写操作缓冲器及写操作标志寄存器、读操作缓冲器及读操作标志寄存器，其中，将 需要写入存储器组的新数据及对应的存储器组地址写入第一寄存器组，以及，将写操作 缓冲器中已存的数据及对应的存储器组地址写入第二寄存器组；所述读操作标志寄存器 用于存储标识所述读操作缓冲器中是否缓存有数据的读状态信号；所述伪静态存储器还包括比较器，包括第一比较子模块和第二比较子模块，所述第一比较子模块用于比 较当前读操作所针对的存储器组地址，与写操作缓冲器中的存储器组地址，并输出第比较结果信号；所述第二比较子模块用于比较当前写操作所针对的存储器组地址，与第 二寄存器组中的存储器组地址，并输出第二比较结果信号；控制电路，包 括以下子模块第一控制子模块，用于在当前时钟周期写操作与刷新操作冲突时，把第一寄存 器组中的数据写入写操作缓冲器、并行执行刷新操作；以及，在写操作标志寄存器的写 状态信号为无效标识信号时，将其置为有效标识信号；以及，在所述写操作标志寄存器 的写状态信号为有效标识信号，并且比较器输出地址不同的第二比较结果信号时，将第 二寄存器组中的数据写入其指定的存储器组地址中；第二控制子模块，用于在当前时钟周期写操作与刷新操作不冲突时，将第一寄 存器组中的数据写入当前写操作所针对的存储器组、并行执行刷新操作；以及，在写操 作标志寄存器的写状态信号为有效标识信号，且比较器输出地址相同的第二比较结果信 号时，将写操作标志寄存器的写状态信号置为无效标识信号；第三控制子模块，用于在当前时钟周期读操作与刷新操作冲突时，依据所述读 状态信号、写状态信号及第一比较结果信号，控制进行以下操作从读操作缓冲器或写 操作缓冲器上执行读操作且并行执行刷新操作；或者，从指定的存储器组上执行读操 作，并将所读取的数据缓存至读操作缓冲器；第四控制子模块，用于在当前时钟周期读操作与刷新操作不冲突时，依据所述 写状态信号及第一比较结果信号，从写操作缓冲器或指定的存储器组上执行读操作且并 行执行刷新操作。优选的，所述读状态信号在读操作缓冲器中缓存有数据时为1，在读操作缓冲器 中没有第一数据时为0;所述写状态信号的有效标识信号为1，无效标识信号为0;所述 比较器在比较地址相同时输出的第一比较结果信号为1，在比较地址不同时输出的第一比 较结果信号为0 ；所述第三控制子模块包括第一单元，用于在第一预置条件下执行从写操作缓冲器上本文档来自技高网...

【技术保护点】
一种伪静态存储器，其特征在于，包括第一寄存器组、第二寄存器组、写操作缓冲器及写操作标志寄存器，其中，将需要写入存储器组的新数据及对应的存储器组地址写入第一寄存器组，以及，将写操作缓冲器中已存的数据及对应的存储器组地址写入第二寄存器组；所述伪静态存储器还包括：比较器，用于比较当前写操作所针对的存储器组地址，与第二寄存器组中的存储器组地址，并输出比较结果信号；控制电路，包括第一控制子模块，用于在当前时钟周期写操作与刷新操作冲突时，把第一寄存器组中的数据写入写操作缓冲器、并行执行刷新操作；以及，在写操作标志寄存器的写状态信号为无效标识信号时，将其置为有效标识信号；以及，在所述写操作标志寄存器的写状态信号为有效标识信号，并且比较器输出地址不同的比较结果信号时，将第二寄存器组中的数据写入其指定的存储器组中。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱一明，刘永波，
申请(专利权)人：北京芯技佳易微电子科技有限公司，
类型：发明
国别省市：11[中国|北京]