执行全电源电压位线预充电方案的半导体存储器件制造技术

一种使用通过使用位线读出放大器的全ＶＤＤ位线预充电方案的半导体存储器件，包括：预充电单元，用于将位线和互补位线从电源电压预充电至一电压，该电压比电源电压小预定电压；和所述读出放大器，包括串联连接在所述位线和所述互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接。所述预充电单元响应于第一预充电信号而将所述位线和互补位线预充电至比电源电压小所述第一晶体管或第二晶体管的阈值电压的电压，以及响应于第二预充电信号而将所述位线和互补位线从电源电压预充电至比电源电压小所述第一晶体管或第二晶体管的阈值电压的一半的电压。

【技术实现步骤摘要】

本专利技术构思涉及一种半导体存储器件，并且更具体地，涉及一种利用位线读出放 大器来执行全电源电压(VDD)位线预充电方案的半导体存储器件以及配置所述半导体存 储器件的方法。
技术介绍
作为半导体存储器件的动态随机存取存储器(DRAM)通过利用读出放大器来读出 和放大在存储单元中存储的数据。所述读出放大器连接到所述存储单元中的位线，并通过 比较使用与位线共享的电荷而获得的电荷共享电压和位线预充电电压来读存储在存储单 元中的数据。读出的数据的精确度取决于在存储单元中存储的电荷量和由位线的电容影响 的电荷共享。因此，为了提高DRAM的数据存取速度，合适的位线预充电方案是很重要的，并 且因此提高读速度。 当电源电压减小并且在逻辑电平1和逻辑电平0之间的电压差减小时，已 经尝试研发传统半VDD位线预充电方案的替代方案。因而，已提出了全-VDD位线预充电 (FVBP)方案和VSS位线预充电方案，通过该全-VDD位线预充电方案，位线被预充电至VDD， 而通过该VSS位线预充电方案，位线被预充电至地电压(VSS)。 然而，由于如果在存储单元中存储的数据是l，则不存在用于位线的电荷共享电 压，所以FVBP方案难于可接受地并且稳定地读具有逻辑电平l的数据。而且，由于如果 在存储单元中存储的数据是O，则不存在用于位线的电荷共享电压，所以VSS位线预充电 方案难于可接受地并且稳定地读具有逻辑电平0 的数据。 因此，如果即便在存储单元中存储的数据是l的情况下也可以产生电荷共享电 压，那么要求FVBP方案可接受地并且稳定地以最佳速度读数据。
技术实现思路
本专利技术构思提供一种半导体存储器件，其可以以全电源电压(VDD)位线预充电(FVBP)方案、通过使用位线读出放大器来预充电位线。 本专利技术构思也提供一种配置所述半导体存储器件的方法。 根据本专利技术构思的一个方面，提供一种半导体存储器件，包括位线对，包括位线 和互补位线；预充电单元，用于将所述位线和所述互补位线预充电至一电压，该电压为小于 电源电压的第一电压；和读出放大单元，包括由第一电流源驱动的、串联连接在所述位线和 所述互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管5的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接，其中，由所述第一 晶体管或所述第二晶体管确定所述第一电压。 所述预充电单元可以包括第三晶体管，连接在一节点和电源电压端之间，所述第 一晶体管和第二晶体管以及所述第一电流源连接到该节点，所述第三晶体管由第一预充电 信号控制；和第四晶体管，连接在所述位线和所述互补位线之间并且由第二预充电信号控 制。所述第二预充电信号可在所述第一预充电信号被激活之后被激活一预定时间段。 所述读出放大单元还可以包括第三晶体管和第四晶体管，由第二电流源驱动并 且串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第三晶体管的 栅极与所述互补位线连接，而所述第四晶体管的栅极与所述位线连接，其中，所述第一电压 由所述第三晶体管或所述第四晶体管确定。所述读出放大单元的所述第一晶体管和第四晶 体管中的每一个可以具有比所述读出放大单元的所述第二晶体管和第三晶体管中的每一个强的驱动能力。 所述预充电单元可以包括第五晶体管，连接在一节点和第一电压端之间，所述第 一晶体管和第二晶体管以及所述第一电流源连接到所述节点，所述第五晶体管由第一预充 电信号控制；第六晶体管，连接在一节点和所述第一电压端之间，所述第三晶体管和第四晶 体管以及所述第二电流源连接到所述节点，所述第六晶体管由所述第一预充电信号控制； 和第七晶体管，连接在所述位线和所述互补位线之间，并且由第二预充电信号控制。所述第 二预充电信号可在所述第一预充电信号被激活后被激活预定时间段。 根据本专利技术构思的另一方面，提供一种半导体存储器件，包括位线对，包括位线 和互补位线；读出放大单元，包括由第一电流源驱动并且连接在所述位线和所述互补位线 之间的第一读出放大器、和由第二电流源驱动并且连接在所述位线和所述互补位线之间的 第二读出放大器；第一预充电单元，响应于第一预充电信号而对第一节点和第二节点预充 电，其中所述第一读出放大器中的所述第一电流源连接至该第一节点，所述第二读出放大 器中的所述第二电流源连接至该第二节点；和第二预充电单元，响应于第二预充电信号，使 所述第一节点和所述第二节点均衡。 所述第一预充电单元可以包括第一晶体管，连接在所述第一节点和电源电压端 之间并且由所述第一预充电信号控制；和第二晶体管，连接在所述第二节点和所述电源电 压端之间并且由所述第一预充电信号控制。所述第二预充电单元可以包括第三晶体管，连 接在所述位线和所述互补位线之间并且由所述第二预充电信号控制。所述第二预充电信号 可在所述第一预充电信号被激活之后被激活预定时间段。 所述读出放大单元还可以包括第一P沟道金属氧化物半导体(PM0S)晶体管和第 二PMOS晶体管，串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述 第一PM0S晶体管的栅极与所述互补位线连接，所述第二PMOS晶体管的栅极与所述位线连 接。所述第一 PM0S晶体管和第二 PM0S晶体管之间的连接节点可以与电源电压端连接。 所述读出放大单元还可以包括第一PM0S晶体管和第二PMOS晶体管，串联连接在 所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第一 PM0S晶体管的栅极与所 述互补位线连接，而所述第二 PM0S晶体管的栅极与所述位线连接。所述第一 PM0S晶体管 和第二PM0S晶体管之间的连接节点可以通过响应读使能信号的第三PMOS晶体管与电源电 压端连接。 根据本专利技术构思的另一方面，提供一种半导体存储器件，包括位线对，包括位线 和互补位线；预充电单元，用于将所述位线和所述互补位线预充电到一电压，所述电压是小 于所述预充电电压的第一电压；和读出放大单元，包括串联连接在所述位线和互补位线之 间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互 补位线连接，而所述第二晶体管的栅极与所述位线连接。所述第一电压可以由所述第一晶 体管或所述第二晶体管确定。 所述预充电单元可以包括第三晶体管，连接在预充电电压端和一连接节点之间， 并且由所述预充电信号控制，所述连接节点在所述第一晶体管和第二晶体管之间；第四晶 体管，连接在所述预充电电压端和所述位线之间并且由所述预充电信号控制；第五晶体管， 连接在所述预充电电压端和所述互补位线之间并且由所述预充电信号控制；以及第六晶体 管，连接在所述位线和互补位线之间并且由所述预充电信号控制。 所述读出放大单元还可以包括串联连接在所述位线和互补位线之间以便彼此耦 合的第一 PM0S晶体管和第二 PM0S晶体管，其中，所述第一 PMOS晶体管的栅极与所述互补 位线连接，而所述第二PMOS晶体管的栅极与所述位线连接，其中，所述第一PMOS晶体管和 第二 PMOS晶体管之间的连接节点与电源电压端连接。 所述读出放大单元还可以包括串联连接在所述位线和互补位线之间以便彼此交 叉耦合的第一 PMOS晶体管和第二 PMOS晶体管，其中，所述第一 PMOS晶体管的栅极与所述 互补位线连接，而所述第二PMOS本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：位线对，包括位线和互补位线；预充电单元，用于将所述位线和所述互补位线预充电至一电压，该电压为小于电源电压的第一电压；和读出放大单元，包括由第一电流源驱动的、串联连接在所述位线和所述互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接，其中，由所述第一晶体管或所述第二晶体管确定所述第一电压。

【技术特征摘要】
KR 2009-1-19 4192/09;KR 2009-2-16 12600/09一种半导体存储器件，包括位线对，包括位线和互补位线；预充电单元，用于将所述位线和所述互补位线预充电至一电压，该电压为小于电源电压的第一电压；和读出放大单元，包括由第一电流源驱动的、串联连接在所述位线和所述互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接，其中，由所述第一晶体管或所述第二晶体管确定所述第一电压。2. 根据权利要求1所述的半导体存储器件，其中，所述预充电单元包括 第三晶体管，连接在一节点和电源电压端之间，所述第一晶体管和第二晶体管以及所述第一电流源连接到该节点，所述第三晶体管由第一预充电信号控制；禾口第四晶体管，连接在所述位线和所述互补位线之间并且由第二预充电信号控制。3. 根据权利要求2所述的半导体存储器件，其中，所述第二预充电信号在所述第一预 充电信号被激活之后被激活预定时间段。4. 根据权利要求1所述的半导体存储器件，其中，所述读出放大单元还包括第三晶体 管和第四晶体管，由第二电流源驱动并且串联连接在所述位线和所述互补位线之间以便彼 此交叉耦合，其中，所述第三晶体管的栅极与所述互补位线连接，而所述第四晶体管的栅极 与所述位线连接，其中，所述第一 电压由所述第三晶体管或所述第四晶体管确定。5. 根据权利要求4所述的半导体存储器件，其中，所述读出放大单元的所述第一晶体 管和第四晶体管中的每一个具有比所述读出放大单元的所述第二晶体管和第三晶体管中 的每一个强的驱动能力。6. 根据权利要求5所述的半导体存储器件，其中，所述预充电单元包括 第五晶体管，连接在一节点和第一电压端之间，所述第一晶体管和第二晶体管以及所述第一电流源连接到所述节点，所述第五晶体管由第一预充电信号控制；第六晶体管，连接在一节点和所述第一电压端之间，所述第三晶体管和第四晶体管以及所述第二电流源连接到所述节点，所述第六晶体管由所述第一预充电信号控制；禾口 第七晶体管，连接在所述位线和所述互补位线之间，并且由第二预充电信号控制。7. 根据权利要求6所述的半导体存储器件，其中，所述第二预充电信号在所述第一预 充电信号被激活后而被激活预定时间段。8. —种半导体存储器件，包括 位线对，包括位线和互补位线；读出放大单元，包括由第一电流源驱动并且连接在所述位线和所述互补位线之间的第 一读出放大器、和由第二电流源驱动并且连接在所述位线和所述互补位线之间的第二读出 放大器；第一预充电单元，响应于第一预充电信号而对第一节点和第二节点预充电，其中所述 第一读出放大器中的所述第一电流源连接至该第一节点，所述第二读出放大器中的所述第 二电流源连接至该第二节点；禾口第二预充电单元，响应于第二预充电信号，使所述第一节点和所述第二节点均衡。9. 根据权利要求8所述的半导体存储器件，其中，所述第一预充电单元包括 第一晶体管，连接在所述第一节点和电源电压端之间并且由所述第一预充电信号控制；和第二晶体管，连接在所述第二节点和所述电源电压端之间并且由所述第一预充电信号 控制。10. 根据权利要求9所述的半导体存储器件，其中，所述第二预充电单元包括第三晶 体管，连接在所述位线和所述互补位线之间并且由所述第二预充电信号控制。11. 根据权利要求io所述的半导体存储器件，其中，所述第二预充电信号在所述第一预充电信号被激活之后被激活预定时间段。12. 根据权利要求8所述的半导体存储器件，其中，所述第一预充电单元包括 第一晶体管，连接在所述第一节点和预充电电压端之间并且由所述第一预充电信号控制；和第二晶体管，连接在所述第二节点和所述预充电电压端之间并且由所述第一预充电信 号控制。13. 根据权利要求12所述的半导体存储器件，其中，所述第二预充电单元包括第三晶 体管，连接在所述位线和所述互补位线之间并且由所述第二预充电信号控制。14. 根据权利要求13所述的半导体存储器件，其中，所述第二预充电信号在所述第一 预充电信号被激活之后被激活预定时间段。15. 根据权利要求8所述的半导体存储器件...

【专利技术属性】
技术研发人员：张寿凤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]