像素结构制造技术

本发明专利技术提供一种像素结构，包括一扫描线、一数据线、一栅极、位于栅极上方的一半导体图案、一源极、一漏极以及电连接漏极的一像素电极。扫描线以及数据线彼此交错并电绝缘。栅极、源极分别连接至扫描线与数据线。源极与漏极均至少部分位于半导体图案上。漏极包括一环绕源极的梳型部以及一连接部。梳型部的至少一分支延伸至栅极之外以定义出位于栅极之外的至少一凸出部。连接部由梳型部延伸至栅极外。凸出部与连接部分别位于栅极的相对两侧。凸出部与栅极边界切齐处具有一第一宽度，连接部与栅极边界切齐处具有一第二宽度，第一宽度实质上等于第二宽度。

【技术实现步骤摘要】
像素结构
本专利技术涉及一种像素结构，且特别涉及一种薄膜晶体管的品质良好的像素结构。
技术介绍
—般的薄膜晶体管液晶显示器主要是由一薄膜晶体管阵列基板、一对向基板以及 一夹于前述二基板之间的液晶层所构成。薄膜晶体管阵列基板主要包括多条扫描线、多条 数据线、排列于扫描线与数据线间的薄膜晶体管以及与每一薄膜晶体管对应配置的像素电 极(Pixel Electrode)。而上述的薄膜晶体管包括栅极、半导体图案、源极与漏极，其用来作 为液晶显示单元的开关元件。 薄膜晶体管阵列基板的制作过程通常包括多次的显影及蚀刻步骤。在一般的制 造技术当中，栅极与扫描线是第一金属层(Metal 1)，源极、漏极与数据线是第二金属层 (Metal 2)。而且，在第一金属层以及第二金属层之间至少具有一层介电层。薄膜晶体管的 结构中，栅极与漏极至少有部分重叠，因此栅极与漏极之间通常会存在所谓的栅极-漏极 寄生电容(以下称作Cgd)。 就液晶显示器而言，施加在液晶电容Clc上的电压与液晶分子的光穿透率之间具有特定关系。因此，只要依据所要显示的画面来控制施加在液晶电容Clc上的电压，即可使显示器显示预定的画面。但由于栅极_漏极寄生电容Cgd的存在，液晶电容Clc上所保持的电压将会随着扫描线上的电压变化而有所改变。此电压变动量称为馈通电压(feed-th丽ghvoltage) AVp，其可表示为公式(1): AVp = (Vgon-Vgoff) (1) 其中Vgon-Vgoff为扫描线上的电压变化，而Cst为储存电容。 在目前的主动元件阵列工艺中，机台移动时的位移偏差量将导致各个元件的相对位置有所差异。特别是，在栅极与漏极的重叠面积不同时，将使得同一面板的像素的栅极-漏极寄生电容Cgd不同。如此一来，不同显示像素具有不同的馈通电压AVp，进而在显示过程中产生显示亮度不均匀的问题。 为了改善栅极-漏极寄生电容Cgd的变化所造成的负面影响，美国专利US 5，097，297、中国专利公开案CN 101359692以及中国专利CN201000520分别提出了不同的 显示像素设计。然而，薄膜晶体管的设计方式众多，这些专利所提供的技术并不能适用于各 种薄膜晶体管中。换言之，栅极-漏极寄生电容Cgd的变化对显示品质造成的负面影响在 本
中仍有待解决。
技术实现思路
本专利技术提供一种像素结构，有效改善因为工艺中的对位误差造成栅极-漏极寄生 电容产生变化的问题。 本专利技术提出一种像素结构，包括一扫描线、一数据线、一栅极、一半导体图案、一源 极、一漏极以及一像素电极。扫描线以及数据线彼此交错并且电绝缘。栅极电连接至扫描线。半导体图案位于栅极上方。至少部分源极与至少部分漏极位于半导体图案上。源极连 接至数据线。漏极包括一环绕源极的梳型部以及一连接部。梳型部具有至少两分支。至少 一分支延伸至栅极之外以定义出位于栅极之外的至少一凸出部。连接部由梳型部延伸至栅 极外，且凸出部与连接部分别位于栅极的相对两侧。凸出部与栅极边界切齐处具有一第一 宽度，连接部与栅极边界切齐处具有一第二宽度，且第一宽度实质上等于第二宽度。像素电 极电连接漏极的连接部。 在本专利技术之一实施例中，上述的一分支延伸至栅极之外，而其余分支完全地位于栅极所在区域中以使至少一凸出部的数量为一。举例而言，源极位于凸出部与扫描线之间。或是，凸出部位于源极与扫描线之间。此外，第一宽度实质上等于凸出部的宽度。 在本专利技术之一实施例中，上述的两分支延伸至栅极之外以使至少一凸出部的数量为二。此时，第一宽度实质上等于凸出部的宽度总和。在一实施方式中，两凸出部的宽度实质上相等。在另一实施方式中，两凸出部的宽度实质上不同。 在本专利技术之一实施例中，上述的连接部具有一接触部，接触部位于连接部远离梳 型部的一端且像素电极接触接触部。 在本专利技术之一实施例中，上述的梳型部实质上由至少两分支以及一条状底部所构 成，至少两分支由条状底部向一第一方向凸出，而连接部连接于条状底部并由条状底部背 离第一方向凸出。 在本专利技术之一实施例中，上述的梳型部与连接部实质上构成一叉状图案。 在本专利技术之一实施例中，上述的漏极为一体成型。 在本专利技术之一实施例中，上述的源极与数据线为一体成型。 在本专利技术之一实施例中，上述的栅极位于扫描线之外并与扫描线为一体成型。 在本专利技术之一实施例中，上述的分支实质上平行于数据线。 在本专利技术之一实施例中，上述的扫描线的一部分构成栅极。 在本专利技术之一实施例中，上述的凸出部与连接部分别位于扫描线的相对两侧。 本专利技术另提出一种像素结构，包括一扫描线、一数据线、一栅极、一半导体图案、一源极、一漏极以及一像素电极。扫描线与数据线彼此交错并且电绝缘。栅极电连接至扫描线，而半导体图案位于栅极上方。至少部分源极位于半导体图案上并连接至数据线。至少部分漏极位于半导体图案上。此外，漏极包括一梳型部以及一连接部。梳型部环绕源极，且梳型部具有至少两分支。这些分支中的至少一个为折曲状并具有一第一平行部、一斜向部以及一第二平行部，其中斜向部连接第一平行部以及第二平行部，且第二平行部凸出于栅极之外以定义出至少一凸出部。连接部由梳型部延伸至栅极外，且凸出部与连接部分别位于栅极的相对两侧。凸出部与栅极边界切齐处具有一第一宽度，连接部与该栅极边界切齐处具有一第二宽度，第一宽度实质上等于第二宽度。像素电极电连接漏极。 在本专利技术之一实施例中，上述的源极位于凸出部与扫描线之间。 在本专利技术之一实施例中，上述的第一宽度实质上等于凸出部的宽度。 在本专利技术之一实施例中，上述的连接部具有一接触部，位于连接部远离梳型部的一端且像素电极接触接触部。 在本专利技术之一实施例中，上述的梳型部实质上由上述的至少两分支以及一条状底 部所构成，至少两分支由条状底部向一方向凸出，而连接部连接于条状底部并由条状底部背离该方向凸出。 在本专利技术之一实施例中，上述的连接部与栅极部分重叠。 在本专利技术之一实施例中，上述的梳型部与连接部实质上构成一叉状图案。 在本专利技术之一实施例中，上述的栅极扩展到扫描线的位置和数据线的位置。 在本专利技术之一实施例中，上述的半导体图案与凸出部重叠的面积为零。 根据以上所述，本专利技术的漏极在栅极相对两侧分别具有凸出的图案，且凸出的图案位于栅极所在区域之外。因此，制作薄膜晶体管的过程中，第一导体层与第二导体层之间的相对偏移并不影响栅极与漏极之间的重叠面积。也就是，栅极-漏极寄生电容的大小为恒定的。因此，本专利技术的像素结构不因工艺上的对位误差而在显示效果有负面的影响。换言之，本专利技术的像素结构具有良好的品质以及产品良率。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。附图说明图1是本专利技术的第一实施例的像素结构的局部俯视示意图。 图2是本专利技术的第二实施例的像素结构的局部俯视示意图。 图3是本专利技术的第三实施例的像素结构的局部俯视示意图。 图4是本专利技术的第四实施例的像素结构的局部俯视示意图。 图5是本专利技术的第五实施例的像素结构的局部俯视示意图。 图6是本专利技术的第六实施例的像素结构的局部俯视示意图。具体实施方式图1是本专利技术的第一实施例的像素结构的局部俯视示意图。请参照图l，像素结 构100包括一扫描线110、一数据线120、一栅极130、一半导体图案1本文档来自技高网...

【技术保护点】
一种像素结构，其特征在于：该像素结构包括：一扫描线以及一数据线，彼此交错并且电绝缘；一栅极，电连接至该扫描线；一半导体图案，位于该栅极上方；一源极，至少部分位于该半导体图案上并连接至该数据线；一漏极，至少部分位于该半导体图案上，该漏极包括：一梳型部，环绕该源极，该梳型部具有至少两分支，该分支中的至少一个延伸至该栅极之外以定义出位于该栅极之外的至少一凸出部；一连接部，由该梳型部延伸至该栅极外，且该凸出部与该连接部分别位于该栅极的相对两侧，其中该凸出部与该栅极边界切齐处具有一第一宽度，该连接部与该栅极边界切齐处具有一第二宽度，该第一宽度等于该第二宽度；以及一像素电极，电连接该漏极。

【技术特征摘要】

【专利技术属性】
技术研发人员：柳智忠，
申请(专利权)人：深超光电深圳有限公司，
类型：发明
国别省市：94[中国|深圳]