【技术实现步骤摘要】
本专利技术是有关于一种静电放电防护装置，特别是有关于一种栅极绝缘双接面晶体 管(IGBT)静电放电防护元件。
技术介绍
传统高电压静电放电(Electrostatic Discharge,简称ESD)防护元件包括 横向扩散金属氧化物半功率晶体管(LDMOS Power Transistor)、金属氧化物半晶体管 (MOSFET)、硅控整流器(SCR)、双载子晶体管(BJT) 、二极管(Diode)和场氧化晶体管(Field Oxide Device, F0D)。在高压静电放电防护上由于其过高的触发电压(trigger voltage) 和过低的持有电压(holding voltage)，不是造成内部电路先损坏就是造成闩锁效应 (latch-up)发生，所以要加上额外的驱动电路或是通过调变布局参数(layout parameter) 去使触发电压降低和使持有电压超过元件的工作电压(operation voltage)，如此才可作 为高压静电放电防护元件。 在传统的超高压元件(ultra-HV device)中，往往利用绝缘层上有硅(SOI)基底 及其相关的工艺，隔...
【技术保护点】
一种栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述的栅极绝缘双接面晶体管静电放电防护元件包括：一半导体基底；一图案化的隔离区设置于所述半导体基底上，定义一第一主动区及一第二主动区；一高压Ｎ－型阱于所述半导体基底的所述第一主动区中；一Ｐ－型体掺杂区于所述半导体基底的所述第二主动区中，其中所述高压Ｎ－型阱和所述Ｐ－型体掺杂区相隔一特定距离，露出所述半导体基底；一Ｐ－型浓掺杂漏极区设置于所述高压Ｎ－型阱中；一对相邻的一Ｎ－型和一Ｐ－型浓掺杂源极区设置于所述Ｐ－型体掺杂区中；以及一栅极结构于所述半导体基底上，其一端与所述Ｎ－型浓掺杂源极区相接，其另一端延伸至所述图案化的隔离区上。
【技术特征摘要】
一种栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述的栅极绝缘双接面晶体管静电放电防护元件包括一半导体基底；一图案化的隔离区设置于所述半导体基底上，定义一第一主动区及一第二主动区；一高压N-型阱于所述半导体基底的所述第一主动区中；一P-型体掺杂区于所述半导体基底的所述第二主动区中，其中所述高压N-型阱和所述P-型体掺杂区相隔一特定距离，露出所述半导体基底；一P-型浓掺杂漏极区设置于所述高压N-型阱中；一对相邻的一N-型和一P-型浓掺杂源极区设置于所述P-型体掺杂区中；以及一栅极结构于所述半导体基底上，其一端与所述N-型浓掺杂源极区相接，其另一端延伸至所述图案化的隔离区上。2. 如权利要求1所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述P-型浓掺杂漏极区的面积小于所述第一主动区的面积。3. 如权利要求2所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述P-型浓掺杂漏极区包括多个分离的岛区。4. 如权利要求1所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，还包括一扩散区自所述高压N-型阱向所述P-型体掺杂区延伸。5. —种栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述的栅极绝缘双接面晶体管静电放电防护元件包括一半导体基底；一高压N-型阱于所述半导体基底中；一图案化的隔离区设置于所述高压N-型阱上，定义一第一主动区及一第二主动区；一 N-型双扩散区设置于所述高压N-型阱的所述第一主动区中；一 P-型浓掺杂漏极区设置于所述N-型双扩散区中；一 P-型体掺杂区于所述高压N-型阱的所述第二主动区中，其中所述N-型双扩散区和所述P-型体掺杂区相隔一特定距离，露出所述高压N-型阱；一对相邻的一 N-型和一 P-型浓掺杂源极区设置于所述P-型体掺杂区中；以及一栅极结构于所述高压N-型阱上，其一端与所述N-型浓掺杂源极区相接，其另一端延伸至所述图案化的隔离区上。6. 如权利要求5所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述p-型浓掺杂漏极区的面积小于所述第一主动区的面积。7. 如权利要求6所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述P-型浓...
【专利技术属性】
技术研发人员：周业宁，杜尚晖，张睿钧，吴振玮，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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