导线架及具有导线架的封装构造制造技术

本发明专利技术公开一种具有导线架的封装构造，包含一导线架、至少一半导体芯片、复数条导线及一封装胶体。所述导线架包含一芯片承座及复数个引脚。所述芯片承座具有一顶面及一底面，所述底面凹设有至少二环状凹槽，其中各所述环状凹槽是呈连续环状。所述复数个引脚是环绕排列在所述芯片承座的周围。所述半导体芯片设于所述芯片承座的顶面上。各所述导线分别电性连接所述半导体芯片至各所述引脚。所述封装胶体包覆所述芯片承座、所述半导体芯片、所述复数条导线以及所述复数个引脚的一部分，且所述封装胶体填入所述环状凹槽内，以形成至少二环状卡掣凸部。

【技术实现步骤摘要】

本专利技术是有关于一种导线架及具有导线架的封装构造，特别是有关于一种在芯片 承座的底面形成至少二环状凹槽的导线架及具有导线架的封装构造。
技术介绍
请参照图1所示，一种现有半导体封装构造，其包含一导线架11、一黏着层12、一 半导体芯片13、复数条导线14及一封装胶体15。所述导线架11是由金属制成，并具有一 芯片承座111及复数个引脚112，所述芯片承座111概呈矩形，所述复数个引脚112环绕排 列在所述芯片承座111的周围。在组装时，所述半导体芯片13通过所述黏着层12固定在 所述芯片承座111的上表面，且所述半导体芯片13具有复数个焊垫131，所述焊垫131分别 通过所述复数条导线14电性连接至所述复数个引脚112。最后，利用所述封装胶体15包 覆保护所述芯片承座111、所述黏着层12、所述半导体芯片13、所述复数条导线14以及所 述复数个引脚112的一部分，藉此即完成所述现有半导体封装构造的组装。属于此类型半 导体封装构造的实际应用涵盖双列直插式封装(dual in-line package，DIP)、方型扁平封 装(quad flat package, QFP)、小尺寸封装(small outline package, SOP)及 J 型接脚小 X (small outline J-Ieaded package, SOJ)等等。然而，所述现有半导体封装构造在实际使用上仍具有下述问题，例如请参照图2 所示，某些现有半导体封装构造因应客户需求在出厂前必需进行可靠度测试，其中包含一 加热回流焊(reflow)的测试步骤，所述步骤是利用约260°C的高温加热一段时间，以进行 加速老化的测试目的。然而，通过观察测试失败的半导体封装构造，可发现原本所述芯片承 座111的底面与封装胶体15是结合在一起，但在加热回流焊的测试步骤之后，所述芯片承 座111的底面与封装胶体15之间常会因为导热性差异及热能产生的应力，而产生所谓的分 层现象(de-lamination)，也就是会出现一气隙16，同时所述封装胶体15的底面可能对应 出现一翘曲表面151，甚至造成裂痕。结果，大幅降低可靠度测试的良率。一般而言，当所述 芯片承座111下方的封装胶体15的厚度愈厚，或者所述封装胶体15整体的体积愈大，因热 能产生的应力将愈明显，所述分层现象发生的机率也会愈高，也就会产生所述气隙16及翘 曲表面151等永久性缺陷。再者，即使所述半导体封装构造测试结果良好并已出厂组装至 电子产品上，所述半导体封装构造仍可能因为电子产品长期使用下造成的高温影响，而逐 渐产生所述气隙16及翘曲表面151等永久性缺陷，进而降低所述半导体封装构造的可靠度 及使用寿命。故，有必要提供一种导线架及具有导线架的封装构造，以解决现有技术所存在的 问题。
技术实现思路
本专利技术的主要目的在于提供一种导线架及具有导线架的封装构造，其是在芯片承 座的底面形成至少二环状凹槽，以便使封装胶体填入环状凹槽内，进而提升可靠度测试良率、胶体结合强度、封装可靠度及产品使用寿命。为达上述的目的，本专利技术提供一种具有导线架的封装构造，其包含一导线架、至少 一半导体芯片、复数条导线及一封装胶体。所述导线架包含一芯片承座及复数个引脚。所 述芯片承座具有一顶面及一底面，所述底面凹设有至少二环状凹槽，各所述环状凹槽是呈 连续环状。所述复数个引脚是环绕排列在所述芯片承座的周围。所述半导体芯片设于所述 芯片承座的顶面上。各所述导线分别电性连接所述半导体芯片至各所述引脚。所述封装胶 体包覆所述芯片承座、所述半导体芯片、所述复数条导线以及所述复数个引脚的一部分，且 所述封装胶体填入所述环状凹槽内，以形成至少二环状卡掣凸部。另一方面，本专利技术另提供一种导线架，其包含一芯片承座及复数个引脚。所述芯片 承座具有一顶面及一底面，所述底面凹设有至少二环状凹槽，各所述环状凹槽是呈连续环 状。所述复数个引脚是环绕排列在所述芯片承座的周围。在本专利技术的一实施例中，最外圈的所述环状凹槽与所述芯片承座的边缘之间具有 一第一间距，以及任二相邻所述环状凹槽之间具有一第二间距。所述第一间距不小于所述第二间距。在本专利技术的一实施例中，所述第一间距是介于60至100微米(um)之间，及所述第 二间距是介于60至100微米之间。在本专利技术的一实施例中，所述环状凹槽的深度是介于60至100微米之间。在本专利技术的一实施例中，所述环状凹槽的剖面是呈U形、V形、广口形(即梯形)或 狭口形(即马蹄形或Ω形)。在本专利技术的一实施例中，所述环状凹槽内具有一粗糙面。在本专利技术的一实施例中，所述环状凹槽的深度相同。在本专利技术的一实施例中，所述环状凹槽的深度及截面积相对所述芯片承座是由最 外圈的所述环状凹槽往最内圈的所述环状凹槽逐渐变大。在本专利技术的一实施例中，所述环状凹槽的深度及截面积相对所述芯片承座是由最 外圈的所述环状凹槽往最内圈的所述环状凹槽逐渐变小。附图说明图1 现有半导体封装构造的组合剖视图。图2:现有半导体封装构造经过加热回流焊测试后产生分层现象的示意图图3:本专利技术第--实施例的具有导线架的封装构造的组合剖视图。图4 本专利技术第--实施例的导线架的底面的示意图。图5:本专利技术第--实施例的导线架的局部放大剖视图。图6 本专利技术第二二实施例的导线架的局部放大剖视图。图7:本专利技术第三Ξ实施例的导线架的局部放大剖视图。图8 本专利技术第四实施例的导线架的局部放大剖视图。图9 本专利技术第五实施例的导线架的局部放大剖视图。图10本专利技术第六实施例的导线架的局部放大剖视图。图11本专利技术第七实施例的导线架的局部放大剖视图。具体实施方式请参照图3、4及5所示，本专利技术第一实施例的具有导线架的封装构造主要包含一 导线架21、一黏着层22、至少一半导体芯片23、复数条导线24及一封装胶体25。所述导线 架21包含一芯片承座211及复数个引脚212。本专利技术适用于所述芯片承座211被所述封装 胶体25整个包覆的封装构造，例如双列直插式封装(dual in-line package, DIP)、方型 扁平封装(quad flat package, QFP)、小尺寸封装(small outline package, SOP)或 J 型 接脚小尺寸封装(small outline J-Ieaded package，S0J)等等，但并不限于上述封装构造 的种类。请再参照图3、4及5所示，本专利技术第一实施例的导线架21是由金属板材冲压形成 所述芯片承座211及复数个引脚212的形状，所述金属板材可取材自铜、铝、其他金属或其 合金，本专利技术并不限制其材质。再者，所述芯片承座211通常概呈矩形，但亦可为圆形、正多 边形或其他几何形状，本专利技术亦未限制其形状。所述芯片承座211具有一顶面及一底面。 在本专利技术第一实施例中，本专利技术的改良在于所述芯片承座211的底面凹设有至少二环状凹 槽211a，其制造方式可选自冲压(stamping)法，或选自光刻胶(photo-resist)显影搭配蚀 刻液蚀刻(etching)的方式。各所述环状凹槽211a是呈连续环状，其形状优选对应于所述 芯片承座211的外形，但亦可为不同形状，例如由直线或波浪线构成的圆形、椭圆形、三角 形、正多边形或其他多边形。如图4所示，本实施例是本文档来自技高网...

【技术保护点】
一种具有导线架的封装构造，其特征在于：所述具有导线架的封装构造包含：一导线架，包含一芯片承座及复数个引脚，所述芯片承座具有一顶面及一底面，所述底面凹设有至少二环状凹槽，各所述环状凹槽是呈连续环状，所述复数个引脚是环绕排列在所述芯片承座的周围；至少一半导体芯片，设于所述芯片承座的所述顶面上；复数条导线，其中各所述导线分别电性连接所述半导体芯片至各所述引脚；及一封装胶体，包覆所述芯片承座、所述半导体芯片、所述复数条导线以及所述复数个引脚的一部分，且所述封装胶体填入所述环状凹槽内，以形成至少二环状卡掣凸部。

【技术特征摘要】

【专利技术属性】
技术研发人员：林俊廷，陈家庆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]