本发明专利技术提供一种电源电压变动去除比良好的带隙基准电压电路。通过电压供给电路（５１），电压（Ｖ５）不取决于电源电压（Ｖｄｄ）的变动。在电阻（４１）上产生的具有正温度系数的电压（Ｖ３－Ｖ２）不基于电源电压（Ｖｄｄ）而是基于电压（Ｖ５），因此不取决于电源电压（Ｖｄｄ）的变动。由此，带隙基准电压电路的电源电压变动去除比变得良好。
【技术实现步骤摘要】
本专利技术涉及生成基准电压的带隙基准电压电路。
技术介绍
针对现有的带隙基准电压电路进行说明。图5是示出现有的带隙基准电压电路的电路图。 当温度升高时，NPN双极晶体管101的基极发射极间电压Vbe1具有负温度系数而降低。此时，NPN双极晶体管102的发射极面积比NPN双极晶体管101大，因此，NPN双极晶体管102的基极发射极间电压Vbe2具有负温度系数而比NPN双极晶体管101更低。 这里，放大器106进行动作使得节点A与节点B成为相同的电压，因此，在电阻105上产生从基极发射极间电压Vbe1减去基极发射极间电压Vbe2而得到的电压(ΔVbe＝Vbe1-Vbe2)。根据上述算式，电压ΔVbe具有正温度系数。由此，流过电阻104和电阻105的电流I2具有正温度系数，在电阻104上产生的电压也具有正温度系数。在该电阻104和电阻105上产生的具有正温度系数的电压的变动与具有负温度系数的基极发射极间电压Vbe2的变动相抵消，因此，基准电压Vref与流过电阻103的电流I1的温度系数无关，不取决于温度(例如参照专利文献1)。专利文献1日本特开2003-258105号公报 但是，当电源电压Vdd变动时，由于放大器106的输入端晶体管(未图示)的栅极源极间或栅极漏极间的寄生电容，该晶体管的栅极电压也产生变动。即，节点A和节点B的电压产生变动。由此，变成电压ΔVbe取决于电源电压Vdd的变动，因此，带隙基准电压电路的电源电压变动去除比变差。
技术实现思路
本专利技术正是鉴于上述问题而完成的，提供一种电源电压变动去除比良好的带隙基准电压电路。 在本专利技术的带隙基准电压电路中，通过电压供给电路来使第二电源电压不取决于第一电源电压的变动。因此，在第一电阻上产生的具有正温度系数的电压不取决于第一电源电压的变动。由此，带隙基准电压电路的电源电压变动去除比变得良好。 附图说明 图1是示出本专利技术的带隙基准电压电路的第一实施方式的电路图。 图2是示出电压供给电路的一例的电路图。 图3是示出本专利技术的带隙基准电压电路的第二实施方式的电路图。 图4是示出本专利技术的带隙基准电压电路的第三实施方式的电路图。 图5是示出现有的带隙基准电压电路的电路图。 标号说明 41～42电阻； 51电压供给电路； 52输出端子； 61～63PNP双极晶体管 具体实施例方式 以下，参照附图来说明本专利技术的实施方式。 <第一实施方式> 图1是示出第一实施方式的带隙基准电压电路的电路图。 带隙基准电压电路具有PMOS晶体管11～21、PMOS晶体管23、NMOS晶体管32～33、NMOS晶体管35、NMOS晶体管37、电阻41～42、电压供给电路51和PNP双极晶体管61～63。 电压供给电路51的电源端子与带隙基准电压电路的电源端子连接，电压供给电路51的接地端子与带隙基准电压电路的接地端子连接，电压供给电路51的输入端子与PMOS晶体管12的漏极和NMOS晶体管32的漏极的连接点连接。PMOS晶体管11的源极与电压供给电路51的输出端子连接，PMOS晶体管11的漏极与PMOS晶体管12的源极连接。NMOS晶体管32的源极与接地端子连接，NMOS晶体管32的漏极与PMOS晶体管12的漏极连接。PMOS晶体管13的栅极与PMOS晶体管11的栅极连接，PMOS晶体管13的源极与电压供给电路51的输出端子连接，PMOS晶体管13的漏极与PMOS晶体管14的源极连接。PMOS晶体管14的栅极与PMOS晶体管12的栅极连接，PMOS晶体管14的漏极与PNP双极晶体管61的发射极以及PMOS晶体管11的栅极连接。PNP双极晶体管61的基极和集电极与接地端子连接。 PMOS晶体管15的栅极与PMOS晶体管17的栅极连接，PMOS晶体管15的源极与电压供给电路51的输出端子连接，PMOS晶体管15的漏极与PMOS晶体管16的源极连接。PMOS晶体管16的栅极与PMOS晶体管18的栅极连接。PMOS晶体管17的源极与电压供给电路51的输出端子连接，PMOS晶体管17的漏极与PMOS晶体管18的源极连接。PMOS晶体管18的漏极与NMOS晶体管33的栅极和漏极连接，并与NMOS晶体管32的栅极连接。PMOS晶体管19的栅极与PMOS晶体管17的栅极连接，并与PMOS晶体管16的漏极和电阻41的连接点连接，PMOS晶体管19的源极与电压供给电路51的输出端子连接，PMOS晶体管19的漏极与PMOS晶体管20的源极连接。PMOS晶体管20的栅极与PMOS晶体管18的栅极连接，与电阻41和PNP双极晶体管62的发射极的连接点连接，并与PMOS晶体管12的栅极连接，PMOS晶体管20的漏极与NMOS晶体管35的栅极和漏极连接，并与NMOS晶体管37的栅极连接。PNP双极晶体管62的基极和集电极与接地端子连接。NMOS晶体管33的源极与接地端子连接。NMOS晶体管35的源极与接地端子连接。 NMOS晶体管37的源极与接地端子连接，NMOS晶体管37的漏极与PMOS晶体管21的栅极和漏极连接，并与PMOS晶体管23的栅极连接。PMOS晶体管21的源极与电源端子连接。PMOS晶体管23的源极与电源端子连接，PMOS晶体管23的漏极与输出端子52连接。电阻42设置在输出端子52与PNP双极晶体管63的发射极之间。PNP双极晶体管63的基极和集电极与接地端子连接。 PNP双极晶体管61基于温度而输出具有负温度系数的电压V1。PNP双极晶体管62基于温度而输出具有负温度系数的电压V2。电阻41基于从电压V1减去电压V2而得到的电压来产生具有正温度系数的电压(V3-V2)。PMOS晶体管11基于电压V5而动作，基于电压V1而流出输出电流。PMOS晶体管17基于电压V5而动作，基于电压V3而流出输出电流。NMOS晶体管32基于电压V5而动作，基于PMOS晶体管17的输出电流而流出输出电流。因此，电压V4是由电压V1和电压V3来决定的。电压供给电路51基于电压V4来输出电压V5。电压V5随着电压V4降低而升高，随着电压V4升高而降低。即，电压供给电路51控制电压V5使得电压V1与电压V3相等。而且，电压V5不取决于电源电压Vdd的变动。 PMOS晶体管23基于电源电压Vdd而动作，基于流过电阻41的电流而流出具有正温度系数的输出电流。电阻42基于PMOS晶体管23的输出电流而产生具有正温度系数的电压(Vref-V7)。PNP双极晶体管63基于PMOS晶体管23的输出电流和温度来输出具有负温度系数的电压V7。 接下来，说明第一实施方式的带隙基准电压电路的动作。 这里，PMOS晶体管11～20具有相同的尺寸。PMOS晶体管21和PMOS晶体管23具有相同的尺寸。NMOS晶体管32和NMOS晶体管33具有相同的尺寸。NMOS晶体管35和NMOS晶体管37具有相同的尺寸。PNP双极晶体管61和PNP双极晶体管62的发射极面积比是1∶N。PNP双极晶体管61和PNP双极晶体管63的发射极面积比是1∶M。 此外，PNP双极晶体管61的发射极电压是电压V1，PNP双极晶体管62的发射极电压是电压V2，PMOS晶体管16的漏极电压是电压V3，电压供给电路51本文档来自技高网...
【技术保护点】
一种生成基准电压的带隙基准电压电路，其特征在于，在该带隙基准电压电路中具有： 第一感温元件，其基于温度而输出具有负温度系数的输出电压； 第二感温元件，其基于所述温度而输出具有负温度系数的输出电压； 第一电阻，其基于从所述第 一感温元件的输出电压减去所述第二感温元件的输出电压而得到的电压，产生具有正温度系数的电压； 第一个第一导电型ＭＯＳ晶体管，其基于第二电源电压而动作，基于所述第一感温元件的输出电压而流出输出电流； 第二个第一导电型ＭＯＳ晶体管，其 基于所述第二电源电压而动作，基于所述第二感温元件的输出电压和在所述第一电阻上产生的电压的合计电压而流出输出电流； 第一个第二导电型ＭＯＳ晶体管，其基于所述第二电源电压而动作，基于所述第二个第一导电型ＭＯＳ晶体管的输出电流而流出输出电流 ； 供给所述第二电源电压的电压供给电路，其基于第一电源电压而动作，当由所述第一个第一导电型ＭＯＳ晶体管和所述第一个第二导电型ＭＯＳ晶体管的输出电流决定的输入电压降低时，所述电压供给电路进行动作使得所述第二电源电压以不取决于所述第一电源 电压的变动的方式升高，当所述输入电压升高时，所述电压供给电路进行动作使得所述第二电源电压以不取决于所述第一电源电压的变动的方式降低，从而使得所述第一感温元件的输出电压与所述合计电压相等； 第三个第一导电型ＭＯＳ晶体管，其基于所述第一电 源电压而动作，基于流过所述第一电阻的电流而流出具有正温度系数的输出电流； 第二电阻，其基于所述第三个第一导电型ＭＯＳ晶体管的输出电流，产生具有正温度系数的电压；以及 第三感温元件，其基于所述第三个第一导电型ＭＯＳ晶体管的输出电流 和所述温度，输出具有负温度系数的输出电压。...
【技术特征摘要】
JP 2008-9-22 2008-2428621.一种生成基准电压的带隙基准电压电路，其特征在于，在该带隙基准电压电路中具有第一感温元件，其基于温度而输出具有负温度系数的输出电压；第二感温元件，其基于所述温度而输出具有负温度系数的输出电压；第一电阻，其基于从所述第一感温元件的输出电压减去所述第二感温元件的输出电压而得到的电压，产生具有正温度系数的电压；第一个第一导电型MOS晶体管，其基于第二电源电压而动作，基于所述第一感温元件的输出电压而流出输出电流；第二个第一导电型MOS晶体管，其基于所述第二电源电压而动作，基于所述第二感温元件的输出电压和在所述第一电阻上产生的电压的合计电压而流出输出电流；第一个第二导电型MOS晶体管，其基于所述第二电源电压而动作，基于所述第二个第一导电型MOS晶体管的输出电流而流出输出电流；供给所述第二电源电压的电压供给电路，其基于第一电源电压而动作，当由所述第一个第一导电型MOS晶体管和所述第一个第二导电型MOS晶体管的输出电流决定的输入电压降低时，所述电压供给电路进行动作使得所述第二电源电压以不取决于所述第一电源电压的变动的方式升高，当所述输入电压升高时，所述电压供给电路进行动作使得所述第二电源电压以不取决于所述第一电源电压的变动的方式降低，从而使得所述第一感温元件的输出电压与所述合计电压相等；第三个第一导电型MOS晶体管，其基于所述第一电源电压而动作，基于流过所述第一电阻的电流而流出具有正温度系数的输出电流；第二电阻，其基于所述第三个第一导电型MOS晶体管的输出电流，产生具有正温度系数的电压；以及第三感温元件，其基于所述第三个第一导电型MOS晶体管的输出电流和所述温度，输出具有负温度系数的输出电压。2.根据权利要求1所述的带隙基准电压电路，其特征在于，该带隙基准电压电路还具有分别设置在所述第一个第一导电型MOS晶体管和所述第二个第一导电型MOS晶体管的漏极上的多个第一栅地-阴地放大电路。3.根据权利要求2所述的带隙基准电压电路，其特征在于，该带隙基准电压电路还具有设置在所述第三个第一导电型MOS晶体管的漏极上的第二栅地-阴地放大电路。4.根据权利要求1所述的带隙基准电压电路，其特征在于，所述电压供给电路具有第二导电型耗尽型MOS晶体管，其源极与输出端子连接，对其漏极施加所述第一电源电压；第三电阻，其设置在所述第二导电型耗尽型MOS晶体管的栅极与源极之间；以及第二个第二导电型MOS晶体管，对其栅极施加所述输入电压，其源极与接地端子连接，其漏极与所述第二导电型耗尽型MOS晶体管的栅极连接...
【专利技术属性】
技术研发人员：吉川清至，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]
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