半导体制造方法技术

本发明专利技术提供一种半导体制造方法，该方法包括在制造工艺中界定及／或修改栅极结构高度的步骤。上述栅极高度可在制造工艺中一个或以上的阶段，借由蚀刻包含于上述栅极结构中的多晶硅层的一部分而修改（例如降低）。本发明专利技术的方法包括于基板上形成一涂层，且该涂层覆盖上述栅极结构。上述涂层经回蚀而露出部分的上述栅极结构。上述栅极结构（例如多晶硅）经回蚀而降低该栅极结构的高度。本发明专利技术的制造方法可提供一较大的栅极蚀刻工艺容许度。此外，上述方法使栅极高度根据特定的装置目的而调整，允许在制造工艺中不同的阶段降低栅极高度。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，例如集成电路或其部分，尤其涉及形成半 导体装置的栅极结构的方法。
技术介绍
随着科技的进步，晶体管栅极高度逐渐降低。例如，卯纳米工艺中栅极高度一般为约150nm。相较于32纳米工艺中栅极高度一般为约60nm。栅极 高度通常在多晶硅层沉积时确定，例如在多晶硅栅极或金属栅极技术。然而， 当希望降低栅极高度时会产生数个课题。当栅极高度太低时，相邻于该栅极 结构的基板难以进行例如低剂量漏极(low-dose drain; LDD)或袋状(晕化)区域 的注入工艺。相反地，如果该栅极高度太高，可能发生阴影效应。例如注入 的杂质可能渗入栅极结构的下方。而且，为降低栅极高度所进行的多晶硅蚀 刻时间非常短，例如少于5秒。此蚀刻工艺难以精确控制。 因此，需要一改良方法形成栅极结构。
技术实现思路
本专利技术的目的在于提供一种半导体装置的制造方法，以克服上述公知技 术的缺陷。本专利技术的实施例提供一种半导体装置的制造方法。于一半导体基板上形 成一栅极结构。上述栅极结构包括多晶硅。于上述基板及上述栅极结构上沉 积一涂层。上述涂层经回蚀露出部分的上述栅极结构。回蚀上述露出的栅极 结构，包括蚀刻多晶硅。本专利技术的另一实施例提供一种半导体装置的制造方法。提供一基板，上 述基板包括一栅极结构。上述栅极结构包括一多晶硅层。于上述基板上形成 一涂层。上述涂层经蚀刻后，使上述栅极结构的多晶硅层露出一部分。蚀刻 上述多晶硅层的露出部分。本专利技术的另一实施例说明一种半导体装置的制造方法，包括提供一基4化上述 介电层与上述栅极层，形成一具有第一高度的栅极结构。于上述基板上形成 一涂层，上述涂层围绕上述栅极结构。减少上述涂层的厚度，使上述涂层的 上表面低于上述栅极结构的上表面。蚀刻上述栅极结构，形成第二高度。上 述第二高度较上述第一高度小。本专利技术提供的半导体装置的制造方法，可提供一较大的栅极蚀刻工艺容 许度。此外，上述方法使栅极高度根据特定的装置目的而调整，允许在制造 工艺中一个或以上的阶段降低栅极高度，因此可根据特定工艺步骤而调整(例 如避免注入渗透)。附图说明图1显示一实施例的金属栅极结构剖面图。图2显示一实施例的栅极结构制造方法流程图。 图3-图5显示根据图2的方法步骤的基板的剖面图。 图6显示一实施例的基板剖面图，包括在栅极结构形成后的栅极高度降 低步骤。图7显示一实施例的基板剖面图，包括在应变区形成后的栅极高度降低 步骤。图8显示一实施例的基板剖面图，包括在间隔元件形成后的栅极高度降 低步骤。图9显示一实施例的基板剖面图，包括在接触层形成后的栅极高度降低 步骤。其中，附图标记说明如下-100半导体装置 210步骤102基板 302基板104金属栅极结构 304浅沟隔离结构106界面层 306第一装置区108高介电系数的介电层 308第二装置区110覆盖层 310应变区112金属层 312栅极结构 5200方法 202步骤 204步骤 206步骤 208步骤114多晶硅层 116间隔元件314涂层 600装置 700装置 800装置802间隔元件900装置 902接触层具体实施例方式本专利技术涉及在一基板上形成一半导体装置，尤其涉及制造半导体装置的 栅极结构(例如场效应晶体管(FET)装置的栅极)。以下揭示提供实施本专利技术不同特征的多个不同实施例。以下使用的构成要件及排列的特定实施例为简化 本专利技术。当然，这些仅为实施例，不限定本专利技术范围。而且，本
技术实现思路
可 能在不同实施例中重复相同数字及/或字母代号。此重复是为了简化及明确说 明，并非指定不同实施例及/或结构间的关系。而且，包括叙述第一层或结构 位于、覆盖或类似的叙述于第二层或结构，这些用词包括该第一及第二 层为直接接触及有一或多个膜层或结构介于该第一及第二层。此述实施例详 细关于多晶硅栅极及/或包括多晶硅的金属栅极，但是也可有其他的实施例。如图1显示一半导体装置100。该装置100包括一金属栅极结构104， 形成于一基板102上。上述金属栅极结构104包括一界面层106、 一高介电 系数的介电层108、 一覆盖层IIO、 一金属层112、及一多晶硅层114。间隔 元件116形成于该金属栅极结构104的侧壁上。本专利技术一实施例中，基板102包括一结晶结构的硅基板(例如晶片)。另 一实施例中，基板102可包括其他元素半导体，例如锗及钻石。另一实施例 中，基板102可包括化合物半导体，例如碳化硅、砷化锗、砷化铟、或磷化 铟。根据设计需求(例如p-型基板或n-型基板)，基板102可包括多种掺杂结 构。而且，基板102可包括外延层(epi层)，可具有应变以提升性能，及域 可包括绝缘体上覆硅(SOI)的结构。界面层106可包括硅、氮、氧、及/或其他适当组成份。在本专利技术一实施 例中，界面层106包括氧化硅。界面层106可使用热氧化、原子层沉积(ALD)、及/或其他适当工艺而形成。高介电系数的介电层108可包括一高介电系数的材料(例如，相较于传统 的氧化硅介电层)。高介电系数的介电层108可作为栅极结构104的栅极介电 层。该栅极介电层108包括高介电系数材料。在本专利技术一实施例中，高介电 系数材料包括氧化铪(HfQ2)。其他高介电系数的介电材料，包括氧化铪硅 (HfSiO)、氧氮化铪硅(HfTiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪 锆(HfZrO)、此等组合、及/或其他适当材料。高介电系数的介电层108可使 用ALD、化学气相沉积法(例如MOCVD)、物理气相沉积法(PVD)、及/或其 他适当工艺而形成。覆盖层110可包括一金属氧化层，例如1^203、 DyO、 A1203、及/或其他 适当组合物。在本专利技术一实施例中，覆盖层110可对栅极结构104的功函数 作出贡献。金属层112作为栅极结构104的金属栅电极(例如功函数)。上述金属层 112包括一层或以上，包括Ti、 TiN、 TaN、 Ta、 TaC、 TaSiN、 W、 WN、 MoN、 MoON、 Ru02、及/或其他适当材料。上述金属层112可包含一层或 以上，以PVD、化学气相沉积法(CVD)、 ALD、电镀、及/或其他适当工艺形 成。沉积金属的例子，包括p-型金属材料及n-型金属材料。p-型金属材料包 括例如铷、钯、铂、钴、镍、及导电性金属氧化物、及/或其他适当材料的组 合物。N-型金属材料包括例如铪、锆、钛、钽、铝、碳化金属(例如碳化铪、 碳化锆、碳化钛、碳化铝)、铝化物(aluminide)、及/或其他适当材料的组合物。多晶硅层114设置于金属层U2上。多晶硅层114可包括多晶硅(例如有 掺质或无掺质)。多晶硅层114可借由例如CVD工艺，包括等离子体辅助化 学气相沉积、低压化学气相沉积、及/或其他适当工艺而形成。栅极结构104 可借由重复一种或以上的工艺形成，此工艺例如光刻工艺提供一掩模元件及 使用该掩模元件蚀刻。上述的光刻工艺例如感光材料的沉积(例如光致抗蚀 剂)、软烤、曝光、及显影。在本专利技术一实施例中，使用一硬罩层以图案化栅 极结构104中的一层或以上层。间隔元件116形成于栅极结构104的侧壁上。间隔元件116可由氧化硅、 氮化硅、氧氮化硅、碳化硅、掺氟硅酸盐玻璃(FSG)、低介电系数的本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，包括：　于一半导体基板上形成一栅极结构，其中上述栅极结构包括多晶硅；　于上述基板及上述栅极结构上沉积一涂层；　回蚀上述涂层，使部分的上述栅极结构露出；以及　回蚀上述露出的栅极结构，其中回蚀上 述露出的栅极结构包括蚀刻多晶硅。

【技术特征摘要】
US 2008-9-12 61/096,520;US 2008-12-19 12/339,4831.一种半导体装置的制造方法，包括于一半导体基板上形成一栅极结构，其中上述栅极结构包括多晶硅；于上述基板及上述栅极结构上沉积一涂层；回蚀上述涂层，使部分的上述栅极结构露出；以及回蚀上述露出的栅极结构，其中回蚀上述露出的栅极结构包括蚀刻多晶硅。2. 如权利要求1所述的半导体装置的制造方法，其中形成上述栅极结构 包括形成一高介电系数的介电层；于上述高介电系数的介电层上形成一金属层，其中上述金属层提供上述 栅极结构的功函数；以及于上述金属层上形成一多晶硅层。3. 如权利要求2所述的半导体装置的制造方法，其中上述回蚀露出的栅 极结构及回蚀涂层为临场进行。4. 如权利要求1所述的半导体装置的制造方法 抗蚀剂。5. 如权利要求1所述的半导体装置的制造方法 供一降低的栅极高度。6. 如权利要求1所述的半导体装置的制造方法 蚀刻移除一硬罩层。7. 如权利要求1所述的半导体装置的制造方法 材料。8. 如权利要求1所述的半导体装置的制造方法 之前，形成一相邻于上述栅极结构的应变区。...

【专利技术属性】
技术研发人员：陈嘉仁，林益安，林日泽，林志忠，林毓超，陈昭成，黄国泰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]