半导体元件的制造方法技术

本发明专利技术实施例提供一种半导体元件的制造方法，包括于半导体基底上形成目标层，于目标层上形成蚀刻剂层，以及使用蚀刻剂层来蚀刻目标层的一部分。本发明专利技术可更加精准地控制蚀刻工艺。

【技术实现步骤摘要】

本专利技术实施例涉及半导体元件，例如半导体集成电路，尤其涉及包括蚀刻工艺的半导体元件制造方法。
技术介绍
一般的半导体制造工艺包括于将被图案化的材料层上形成掩模结构(mask element),例如是光致抗蚀剂结构(photoresist feature)。掩模结构保护其下材料层的一部分，而使材料层的开放部分(openportions)或未被保护部分得以被蚀刻。公知的蚀刻工艺包括湿式蚀刻及干式蚀刻。然而，蚀刻工艺的各向同性特性(isotopic nature),特别是湿式蚀刻，可造成自掩模结构转移图案至目标层(targetlayer)时发生问题。特别是当目标层非常薄时，此问题更为重要。借着各向同性蚀刻的横向蚀刻可能造成底切(undercutting)的问题，例如将掩模结构下面的目标层移除。底切可造成目标层的图案化上的缺陷，例如是不准确的尺寸控制。底切也可减小掩模结构与基底间的粘着表面积(surfacearea of adhesion),可能会在紧接的工艺期间导致缺陷，例如掩模结构的脱落(peding)。虽然干式蚀刻工艺的蚀刻各向同性特性较少，然其可能引入其他问题，例如伤害掩模结构、目标层、及/或下方的材料层。此问题在制作包含高介电常数栅极介电层/金属栅极结构的半导体元件时可能更为紧要。栅极结构可包括薄材料层，其尺寸在图案化期间必须精准地控制。因此，业界急需用以蚀刻半导体元件的材料层的改良方法。
技术实现思路
本专利技术一实施例为了解决现有技术的问题而提供一种，包括于半导体基底上形成目标层；于目标层上形成蚀刻剂层；以及使用蚀刻剂层来蚀刻目标层的一部分。本专利技术另一实施例提供一种，包括提供半导体基底；于半导体基底上形成高介电常数层；于高介电常数层上形成覆盖层；于覆盖层上形成第一蚀刻剂层；以及使用第一蚀刻剂层来蚀刻覆盖层。本专利技术又一实施例提供一种，包括提供半导体基底；于半导体基底上形成目标层；于目标层上形成掩模结构，其中掩模结构在目标层上定义出开放区及保护区；于半导体基底上沉积蚀刻剂层，其中蚀刻剂层与目标层的幵放区之间包括界面；使用蚀刻剂层来蚀刻目标层的开放区的原子层；以及在蚀刻开放区后自半导体基底移除蚀刻剂层。本专利技术可更加精准地控制蚀刻工艺。附图说明图1显示包含底切的公知半导体元件的剖面图。图2显示一实施例中包含蚀刻一目标层的半导体制造工艺方法的流程图。图3显示图2的方法的一实施例，图3的方法包括于栅极结构的材料层中蚀刻图案。图4-图8显示以对应至图3所述方法制作半导体元件的一系列工艺剖面图。其中，附图标记说明如下100 元件；102、 402~基底；106、 410 掩模结构；108 凹陷；200、 300~方法；202、 204、 206、 208、 210、 212、 214、 302、 304、 306、 308、 310、 312、314、 316、 318 步骤；406 高介电常数层；408 覆盖层；502、 702 蚀刻剂层；tl、 t2、 t3 厚度。请参照图1，其显示公知半导体元件100的剖面图。元件100包括基底102、目标层104(例如将被图案化的材料层)、及多个掩模结构106。掩模结构106保护(或遮蔽)目标层104的一部分而留下其他开放(例如露出)部分。掩模结构106—般包括光致抗蚀剂材料。然而其也可能使用其他材料，例如金属材料、介电材料、硬掩模(hard masks)材料、及/或其他适合的掩模材料。己进行了移除目标层104的开放部分(即不位于掩模结构106下的部分)的蚀刻工艺。然而，半导体元件100显示出公知工艺的缺点。目标层104包括以凹陷(recesses)108显示的底切(undercutting)。凹陷108位于掩模结构106之下。目标层104的此区域虽然不欲被移除，但仍因蚀刻工艺的各向同性特性而被蚀刻移除。凹陷108使形成于目标层104上的图案的尺寸控制遭遇困难。另外，在紧接的工艺期间，掩模结构106可能造成缺陷。例如，因为掩模结构106与目标层104之间的粘着表面积减少，使掩模结构106可能更容易自基底102脱落(peel-off)。请参照图2，其显示用以蚀刻半导体基底的目标层的方法200。此蚀刻工艺可包括将目标层图案化及/或对目标层进行全面性蚀刻(blanket etch)。方法200可包含在集成电路的制造工艺或其部分中，集成电路可包括静态随机存取存储器(SRAM)及/或其他逻辑电路、无源元件，例如电阻、电容、及电感、及有源元件，例如P沟道场效应晶体管(PFET)、 N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双载流子晶体管、高压晶体管、高频晶体管、其他存储单元、及其他适合元件。方法200开始于步骤202，提供基底。在一实施例中，基底包括结晶结构的硅基底(例如晶片)。在其他实施例中，基底可包括其他元素半导体，例如锗(germanium)及钻石(diamond)。或者，基底可包括化合物半导体，例如碳化硅、砷化镓、砷化铟、或磷化铟。基底可包括各种掺杂结构，其取决于设计需求，例如可为p型基底或n型基底。另外，基底可包括外延层(epi layer)(因而基底可被施加应变以增进效能)及/或可包括绝缘层上覆硅(SOI)结构。基底可包括有源区、隔离区、隔离结构，例如浅沟槽绝缘(STI)结构、导电层、半6导体层、绝缘层、及/或其他适合结构。方法200接着进行至步骤204，于基底上形成目标层。目标层可包括任何将被蚀刻的材料层，例如包括介电层、导电层、绝缘层、及/或其他适合材料层。在一实施例中，于目标层上形成掩模结构。方法200接着进行至步骤206，于目标层上形成蚀刻剂层(或蚀刻剂薄膜)。蚀刻剂层(etchantlayer)与目标层间包括界面，因此蚀刻剂层与目标层直接接触。在一实施例中，掩模结构夹于蚀刻剂层与目标层之间，并至少覆盖部分的目标层(例如可提供图案)。蚀刻剂层可包括具有蚀刻剂成分(etehantcomponent)的高分子涂布(polymer coating)。蚀刻剂成分可经由特别选定以与目标层的成分反应。此反应例如是表面反应，其借着蚀刻剂层(例如其蚀刻剂成分)移除部分的目标层。在一实施例中，蚀刻剂层包括高分子、溶剂、及蚀刻剂成分。高分子可使蚀刻剂层维持其形状及坚硬度。所使用的高分子可大抵相似用作光致抗蚀剂成分中所使用的高分子。溶剂可提供蚀刻剂层材料及蚀刻剂成分适当的粘稠性(consistency)与流动性(fluidity)。在一实施例中，所使用的溶剂大抵相似于光致抗蚀剂成分中所使用的溶剂。蚀刻剂成分可包括官能基(functionalgroup)。蚀刻剂成分(例如其官能基)可与目标层的成分反应，使目标层被蚀刻或移除。蚀刻剂层可借由旋转涂布(spin-coating)工艺而形成。也可使用其他沉积工艺，例如化学气相沉积、原子层沉积、物理气相沉积、及/或其他适合的工艺。在一实施例中，在形成蚀刻剂层之后，进行软烤工艺(softbakeprocess)。软烤工艺的温度例如包括(但不限于)90。C、 U0。C、及/或130。C。方法200接着进行至步骤208，以蚀刻剂层来蚀刻目标层。特别是，蚀刻剂层的蚀刻剂本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，包括如下步骤：　于一半导体基底上形成一目标层；　于该目标层上形成一蚀刻剂层；以及　使用该蚀刻剂层来蚀刻该目标层的一部分。

【技术特征摘要】
US 2008-9-12 61/096,490;US 2009-1-29 12/362,1741.一种半导体元件的制造方法，包括如下步骤于一半导体基底上形成一目标层；于该目标层上形成一蚀刻剂层；以及使用该蚀刻剂层来蚀刻该目标层的一部分。2. 如权利要求1所述的半导体元件的制造方法，还包括于该目标层上形成一掩模结构。3. 如权利要求1所述的半导体元件的制造方法，其中形成该蚀刻剂层的 步骤包括一旋转涂布工艺。4. 如权利要求1所述的半导体元件的制造方法，其中该蚀刻剂层包括一 高分子。5. 如权利要求1所述的半导体元件的制造方法，其中该蚀刻剂层包括一 蚀刻官能基。6. 如权利要求5所述的半导体元件的制造方法，其中该蚀刻官能基包括Cl、 so4、 so3、 co2、或前述的组合。7. —种半导体元件的制造方法，包括如下步骤提供一半导体基底；于该半导体基底上形成一高介电常数层； 于该高介电常数层上形成一覆盖层； 于该覆盖层上形成一第一蚀刻剂层；以及 使用该第一蚀刻剂层来蚀刻该覆盖层。8. 如权利要求7所述的半导体元件的制造方法，还包括移除该第一蚀刻 剂层。9. 如权利要求8所述的半导体元件的制造方法，...

【专利技术属性】
技术研发人员：陈嘉仁，陈薏新，张庆裕，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]