半导体器件及其形成方法技术

本发明专利技术公开了一种半导体器件及其形成方法。半导体器件包括交替地层叠在衬底上的绝缘图案和栅图案；在衬底上沿绝缘图案和栅图案的侧壁向上延伸的有源图案；插置在栅图案和有源图案之间的数据存储图案；以及设置于在彼此相邻的一对栅图案之间的有源图案中的源／漏区。

【技术实现步骤摘要】

本专利技术构思涉及一种，更具体地，涉及一种非易失性半 导体器件及其形成方法。
技术介绍
由于电子设备的小型化和多功能化的趋势，嵌入在电子设备中的半导体器件的高 集成度是必须的。但是，为了实现半导体器件的高集成度，半导体器件的元件需形成为更精 细或更小而同时保持各个元件的特性。为形成精细的元件，需要高价的设备。但是，高价的 设备能制造如何精细的元件是有限制的。
技术实现思路
本专利技术构思涉及一种。根据一个方案，半导体器件包括交替地层叠在衬底上的绝缘图案和栅图案、在衬 底上沿绝缘图案和栅图案的侧壁向上延伸的有源图案、插置在栅图案和有源图案之间的数 据存储图案，以及设置于在彼此相邻的一对栅图案之间的有源图案中的源/漏区。在一个示例性实施方式中，在源/漏区的掺杂剂浓度可不同于在有源图案中的掺 杂剂浓度。在一个示例性实施方式中，绝缘图案的侧壁通过相对于栅图案的侧壁横向地凹入 而限定底切区。半导体图案可设置在底切区中，源/漏区可在底切区中的半导体图案中延 伸。在一个示例性实施方式中，数据存储图案可延伸以插置在栅图案与底切区中的源 /漏区之间。在一个示例性实施方式中，数据存储图案可包括邻近有源图案的隧穿势垒、邻近 栅图案的阻挡绝缘图案以及插置在隧穿势垒与阻挡绝缘图案之间的电荷存储图案。在一个示例性实施方式中，多个源/漏区可设置在有源图案中且彼此垂直分隔 开。在一个示例性实施方式中，半导体器件还可以包括设置在最低的栅图案与衬底之 间的基源区；和设置于最高的栅图案上的串漏区。根据另一方案，一种形成半导体器件的方法包括在衬底上交替地层叠第一物质 层和第二物质层；形成穿透第一物质层和第二物质层的开口 ；通过凹入第一物质层的由开 口暴露的侧壁而限定底切区；在底切区中形成包括掺杂剂的半导体图案；在开口中形成沿 第一物质层和第二物质层的侧壁向上延伸的有源图案；以及通过将在半导体图案中的掺杂 剂移动到有源图案中而形成源/漏区。在一个示例性实施方式中，该方法还可以包括通过依次图案化邻近开口的第一物质层和第二物质层而形成沟槽；通过去除由沟槽暴露的第二物质层而形成暴露有源图案 的侧壁的空白区域(empty region)；在暴露的有源图案的侧壁上形成数据存储图案；以及形成栅图案，每个栅图案填充空白区域。在一个示例性实施方式中，该方法还可以包括在半导体图案形成之前，在底切区 的内壁上和第二物质层的由开口暴露的侧壁上形成数据存储层。在此实施方式中，第二物 质层可包括导电物质。附图说明通过本专利技术构思的优选方案的更具体描述，本专利技术构思的前述以及其它的特征和优点将更加明显，如附图所示，其中在不同的视图中，相同的附图标记表示相同的部件。附 图不必按比例绘制，相反，重点在于示意本专利技术构思的原理。在附图中，为了清晰起见，夸大 了层和区域的厚度。在附图中图1是根据本专利技术构思的示例性实施方式的半导体器件的平面图；图2A是沿图1的线1-1’提取的截面图，图2B是图2A的区域“A”的放大图；图3A至图3J是示出根据本专利技术构思的一个示例性实施方式的形成图1和图2的 半导体器件的方法的视图；图4是示出根据本专利技术构思的另一示例性实施方式的半导体器件的平面图；图5A是沿图4的线11-11’提取的截面图，图5B是沿图4的线III-III’提取的 截面图，图5C是图5B的区域“B”的放大图；图6A至图6E是示出根据本专利技术构思的示例性实施方式的图4、图5A和图5B的半 导体器件的形成方法的视图；和图7和图8是示出根据本专利技术构思的示例性实施方式的半导体器件的应用的视 图。具体实施例方式下面将参考附图描述根据本专利技术构思的示例性实施方式的半导体器件及该半导 体器件的形成方法。但是，本专利技术构思的示例性实施方式可以许多不同形式体现且不应解 释为仅限于此处阐述的实施方式。相反，提供这些实施方式是为了使此公开充分而完整且 向本领域技术人员全面地传达本专利技术构思的范围。此处所用的术语仅为描述各种实施方式且非意欲限制示例性实施方式。在此处使 用时，单数形式也意欲包括复数形式，除非上下文清楚地指明了其它方式。应进一步理解， 当在此说明书中使用时，术语“包含”和/或“包括”表明所述的特征、成分、步骤、操作、元 素和/或元件的存在，但是不排除一个或多个多其它特征、成分、步骤、操作、元素、元件和/ 或它们的组的存在或增加。在此处使用时，术语“和/或”意欲包括一个或多个相关的所列 项目的任何和所有结合。应理解，当元件或层被称为“在另一个元件或层上”时，其可为直 接在另一元件或层上，或存在中间的元件或层。应理解，虽然术语第一、第二、第三等在此处 用于清楚地描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或 部分不应被这些术语限制。在图中，层和区域的厚度和相对厚度被夸大以清楚地描述本发 明构思的示例性实施方式。将参考图1、图2A和图2B描述根据本专利技术构思的示例性实施方式的半导体器件。 图1是根据本专利技术构思的示例性实施方式的半导体器件平面图；图2A是沿图1的线1-1’提取的截面图，图2B是图2A的区域“A”的放大图。参考图1和图2A，提供包括单元区域的衬底100。衬底100可为半导体基的衬底。 衬底100可包括掺杂有第一导电类型掺杂剂的阱区。公共源区102可设置于单元区域内。 公共源区102可设置于衬底100的上部中。公共源区102可掺杂有第二导电类型掺杂剂。如图2A所示，多个单元栅图案147可堆叠在衬底100上。垂直堆叠在衬底100上 的单元栅图案147可形成一组。栅间绝缘图案112可插置在单元栅图案147之间。单元栅 图案147和栅间绝缘图案112可交替地堆叠在衬底上。 栅间绝缘图案112可包括基本上与 单元栅图案147的一个侧壁共面的第一侧壁。栅间绝缘图案112的第二侧壁可相较于单元 栅图案147的另一侧壁横向凹入以限定底切区119。栅间绝缘图案112的第二侧壁可与栅 间绝缘图案112的第一侧壁相对。半导体图案122可设置于底切区119中。下选择栅图案146可设置于衬底100和最低的单元栅图案147之间。基(base) 绝缘图案112a可插置在下选择栅图案146和衬底100之间。上选择栅图案148可设置于 最高的单元栅图案147上。上绝缘图案112b可设置于上选择栅图案148上。如图1所示，一组单元栅图案147可沿第一方向延伸。上选择栅图案148和下选择 栅图案146可平行于单元栅图案147延伸。开口 117可设置于一对单元栅图案147之间。 开口 117可以是沿第一方向延伸的沟槽(groove)形式。第一方向可以是Y轴方向。沿第 二方向延伸的位线154可设置于衬底100上。第二方向可与第一方向交叉。第二方向可以 是X轴方向。参考图1和图2A，有源图案133可设置于衬底100上以沿多个单元栅图案147的 侧壁向上延伸。一个有源图案133可沿一组单元栅图案147的侧壁向上延伸。该组单元栅 图案147的延伸方向垂直于有源图案133从衬底100的延伸方向。例如，有源图案133可 沿垂直于该第一方向和第二方向的方向上延伸，即，基本上垂直于衬底100的上表面的方 向延伸。多个有源图案133可设置于一个开口 117中。多个有源图案133可沿其中开口 117延伸的第一方向布置。即，有源图本文档来自技高网...

【技术保护点】
一种半导体器件，包括：交替地层叠在衬底上的绝缘图案和栅图案；在所述衬底上沿所述绝缘图案和所述栅图案的侧壁向上延伸的有源图案；插置在所述栅图案和所述有源图案之间的数据存储图案；以及设置于在彼此相邻的一对栅图案之间的所述有源图案中的源／漏区。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金基玄，金汉洙，赵源锡，金镇瑚，张在焄，孙炳根，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]