共享字线的无触点纳米晶分栅式闪存及其制造方法技术

本发明专利技术提出的共享字线的无触点纳米晶分栅式闪存及其制造方法，得到的闪存器件将两个存储位单元共享使用一个字线，通过对字线、第一控制栅、第二控制栅、第一位线和第二位线施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。同时采用无触点的设计，使得闪存器件具有尺寸小，工艺与ＣＭＯＳ传统工艺兼容的特点，有利于器件尺寸进一步缩小。

【技术实现步骤摘要】

本专利技术涉及半导体设计制造领域，且特别涉及一种共享字线的无触点纳米晶分栅 式闪存及其制造方法。
技术介绍
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。 从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的 需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非 易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开 关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电 可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储 器的大部分市场份额，成为发展最快的非挥发性半导体存储器。然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩 小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术 发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器 件的编程电压进一步减小将会面临着很大的挑战。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其 特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅 式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但 是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，因此如 何在提高芯片性能的同时进一步减小芯片的尺寸是亟需解决的问题。同时，随着存储器件尺寸不断缩小和存储密度的不断上升，形成于内层介电层中 的接触孔的尺寸也会变得更小，然而该内层介电层必须保持合理的厚度，使得该接触孔需 要保持相当大的深宽比(深度/宽度)，从而使得半导体衬底上的接触点占据整个存储单元 面积相当大的比率，成为制约存储器件尺寸和存储密度进一步发展的重要因素。
技术实现思路
本专利技术提出一种，其得到的闪 存器件能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可 以避免过擦除的问题。为了达到上述目的，本专利技术提出一种共享字线的无触点纳米晶分栅式闪存，包 括半导体衬底，其上具有间隔设置的源极区域和漏极区域；沟道区，位于所述源极区域和漏极区域之间；第一位线和第二位线，分别连接于所述源极区域和漏极区域；第一纳米晶浮栅，设置于所述沟道区和源极区域上方；第二纳米晶浮栅，设置于所述沟道区和漏极区域上方，所述第一纳米晶浮栅和第 二纳米晶浮栅分别构成第一存储位单元和第二存储位单元；第一控制栅和第二控制栅，分别设置于所述第一纳米晶浮栅和第二纳米晶浮栅上 方；字线，位于所述沟道区上方并位于所述第一纳米晶浮栅和第二纳米晶浮栅之间， 所述字线两侧具有弧形结构延伸至所述第一位线和第二位线上方，并通过绝缘层与所述第 一位线和第二位线顶部相连接。进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和 所述第二位线施加第一存储位单元读取电压，实现第一存储位单元读取。 进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述 第二位线施加的第一存储位单元读取电压分别为2. 5V、2V、4V、0V和0. 8V，实现第一存储位 单元读取。进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和 所述第二位线施加第二存储位单元读取电压，实现第二存储位单元读取。进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述 第二位线施加的第二存储位单元读取电压分别为2. 5V、4V、2V、0. 8V和0V，实现第二存储位 单元读取。进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和 所述第二位线施加第一存储位单元编程电压，实现第一存储位单元编程。进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述 第二位线施加的第一存储位单元编程电压分别为1. 4V、10V、4V、5V和0V，实现第一存储位 单元编程。进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和 所述第二位线施加第二存储位单元编程电压，实现第二存储位单元编程。进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述 第二位线施加的第二存储位单元编程电压分别为1. 4V、4V、10V、0V和5V，实现第二存储位 单元编程。进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和 所述第二位线施加存储位单元擦除电压，实现第一存储位单元和第二存储位单元擦除。进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述 第二位线施加的存储位单元擦除电压分别为10. 5V、0V、0V、10. 5V和10. 5V，实现第一存储 位单元和第二存储位单元擦除。为了达到上述目的，本专利技术还提出一种共享字线的无触点纳米晶分栅式闪存制造 方法，包括下列步骤提供一半导体衬底，并依次沉积第一氧化层、浮栅纳米晶层、第二氧化层、控制栅 多晶硅层和氮化硅层；对所述氮化硅层进行干法刻蚀直至露出所述控制栅多晶硅层，形成多个凹槽；对所述凹槽内的所述控制栅多晶硅层进行干法刻蚀，并进一步刻蚀所述第二氧化 层直至露出所述浮栅纳米晶层；在所述凹槽侧壁沉积形成第一侧墙氧化物层；对所述凹槽内的所述浮栅纳米晶层进行干法刻蚀，并进一步刻蚀所述第一氧化层 直至露出所述半导体衬底；对凹槽底部的半导体衬底进行离子注入，形成位线；在所述凹槽侧壁沉积形成第二侧墙氧化物层；在上述结构表面沉积位线多晶硅，对所述位线多晶硅进行研磨并进一步干法刻蚀 直至所述位线多晶硅的高度降至所述凹槽顶面以下；在上述结构表面沉积绝缘层，并对其进行研磨直至填满所述凹槽；湿法刻蚀去除所述氮化硅层，并在上述结构表面沉积第三侧墙氧化物层；对所述第三侧墙氧化物层进行干法刻蚀形成第一侧墙，并进一步干法刻蚀去除部 分控制栅多晶硅层和部分第二氧化层直至露出所述浮栅纳米晶层；在上述结构表面沉积第四侧墙氧化物，对其进行干法刻蚀形成第二侧墙，并进一 步干法刻蚀去除部分浮栅纳米晶层和湿法刻蚀部分第一氧化层直至露出所述半导体衬 底；在上述结构上沉积隧穿氧化物层和字线多晶硅。进一步的，所述第一氧化层的厚度为大于等于40埃。进一步的，所述浮栅纳米晶层的厚度为50埃 200埃。进一步的，所述第二氧化层的厚度为大于等于100埃。进一步的，所述控制栅多晶硅层的厚度为大于等于600埃。进一步的，所述氮化硅层的厚度为2000埃 6000埃。进一步的，所述第一侧墙氧化物层的厚度为大于等于1500埃。进一步的，所述第二侧墙氧化物层的厚度为大于等于500埃。进一步的，所述位线多晶硅的厚度为大于等于1900埃。进一步的，所述绝缘层的厚度为大于等于4000埃。进一步的，所述第四侧墙氧化物的厚度为大于等于500埃。进一步的，所述隧穿氧化物层的厚度为大于等于100埃。进一步的，所述字线多晶硅的厚度为大于等于1900埃。本专利技术提出的，得到的闪存器 件将两个存储位单元共享使用一个字线，通过对字线、第一控制栅、第二控制栅、第一位线 和第二位线施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享位线的结构 使得分栅式闪存其能够在保本文档来自技高网...

【技术保护点】
一种共享字线的无触点纳米晶分栅式闪存，其特征在于，包括：半导体衬底，其上具有间隔设置的源极区域和漏极区域；沟道区，位于所述源极区域和漏极区域之间；第一位线和第二位线，分别连接于所述源极区域和漏极区域；第一纳米晶浮栅，设置于所述沟道区和源极区域上方；第二纳米晶浮栅，设置于所述沟道区和漏极区域上方，所述第一纳米晶浮栅和第二纳米晶浮栅分别构成第一存储位单元和第二存储位单元；第一控制栅和第二控制栅，分别设置于所述第一纳米晶浮栅和第二纳米晶浮栅上方；字线，位于所述沟道区上方并位于所述第一纳米晶浮栅和第二纳米晶浮栅之间，所述字线两侧具有弧形结构延伸至所述第一位线和第二位线上方，并通过绝缘层与所述第一位线和第二位线顶部相连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：曹子贵，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]