一种集成电路的过压保护电路制造技术

本发明专利技术公开了一种集成电路的过压保护电路，该过压保护电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、ＰＭＯＳ晶体管、第一ＮＭＯＳ晶体管、第二ＮＭＯＳ晶体管、比较器及若干个齐纳二极管，所有齐纳二极管依次阴阳相连接，其可以通过选择适当的齐纳二极管的齐纳电压和个数，以及第一电阻、第二电阻和第三电阻的阻值大小，能够轻松地实现集成电路的过压保护、输入电源的钳位及输入电源的静电释放保护；由第二ＮＭＯＳ晶体管和第五电阻构成了一个有效的输入电源静电释放保护电路，这样无需额外的静电释放保护电路来监控输入电源的过压情况，大大降低了集成电路的复杂程度；此外，本过压保护电路可应用于除电子电力系统以外的其他系统中，应用范围广泛。

【技术实现步骤摘要】

本专利技术涉及一种电压保护电路，尤其是涉及一种集成电路的过压保护电路。
技术介绍
在电子电力系统中，例如反激变换的AC-DC、LED电源驱动等系统，这些系统通常 由控制系统工作的集成电路、变压器、外围电阻电容电感等器件构成。在这些系统中，集成 电路的输入电源VDD通常由变压器的辅助线圈提供，但常会受到输出负载的影响而存在过 压危险。如图1所示的一种常见的AC-DC系统，集成电路U1的输入电源VDD由变压器T1的 辅助线圈NA提供，随着输出负载的增大，输入电源VDD也会随之增大，这样就会存在过压的 危险。因此为了防止输入电源VDD过大而引起控制用的集成电路的损坏、系统的失效，必须 设法确保输入电源VDD不会超过预定的值，并且在输入电源VDD达到一定值时使集成电路 产生一个保护信号，让其停止工作，从而使得系统进入关闭状态，确保系统的安全。现有的 方法如图2所示，通常是在集成电路内部的输入电源端口接一个齐纳二极管DZ到电源地， 利用齐纳二极管DZ的齐纳电压，将输入电源VDD钳位在固定值，这种方法能够简单地保证 输入电源VDD不会超过预定的值，但缺点是功耗太大，并且输入电源VDD越大时，功耗也越 大，不能满足目前节能环保的要求；同时，该方法还需要额外的电路来监控输入电源VDD的 过压情况，这样增加了系统的复杂程度。
技术实现思路
本专利技术所要解决的技术问题是提供一种能够实现集成电路的两级过压保护和输 入电源的静电释放保护，且线路简单、器件少、功耗低的过压保护电路。本专利技术解决上述技术问题所采用的技术方案为一种集成电路的过压保护电路， 包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、PM0S晶体管、第一 NM0S晶体管、 第二 NM0S晶体管、比较器及若干个齐纳二极管，所有所述的齐纳二极管依次阴阳相连接， 第一个所述的齐纳二极管的阴极接输入电源，最后一个所述的齐纳二极管的阳极与所述的 第一电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端相连接， 所述的第一电阻的第二端与所述的第二电阻的第一端的公共连接端与所述的比较器的负 输入端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端相连接，所述的第二 电阻的第二端与所述的第三电阻的第一端的公共连接端与所述的第一 NM0S晶体管的栅极 相连接，所述的第三电阻的第二端和所述的第一 NM0S晶体管的源极均接电源地，所述的第 一 NM0S晶体管的漏极与所述的第四电阻的第二端相连接，所述的第一 NM0S晶体管的漏极 与所述的第四电阻的第二端的公共连接端与所述的PM0S晶体管的栅极相连接，所述的第 四电阻的第一端和所述的PM0S晶体管的源极均接输入电源，所述的PM0S晶体管的漏极与 所述的第五电阻的第一端相连接，所述的PM0S晶体管的漏极与所述的第五电阻的第一端 的公共连接端与所述的第二 NM0S晶体管的栅极相连接，所述的第五电阻的第二端与所述 的第二NM0S晶体管的源极均接电源地，所述的第二 NM0S晶体管的漏极接输入电源，所述的比较器的正输入端输入固定比较电平，所述的比较器的输出端输出过压保护逻辑信号。所述的齐纳二极管的个数为三个，分别为第一齐纳二极管、第二齐纳二极管和第 三齐纳二极管，所述的第一齐纳二极管的阴极接输入电源，所述的第一齐纳二极管的阳极 与所述的第二齐纳二极管的阴极相连接，所述的第二齐纳二极管的阳极与所述的第三齐纳 二极管的阴极相连接，所述的第三齐纳二极管的阳极与所述的第一电阻的第一端相连接。所述的第二 NM0S晶体管和所述的第五电阻构成输入电源静电释放保护电路。所述的输入电源高于设定的第一级过压保护的阈值电压VX时，所述的第一齐纳 二极管、所述的第二齐纳二极管及所述的第三齐纳二极管均导通，所述的第一电阻的第二 端与所述的第二电阻的第一端的公共连接端处的电压高于所述的比较器的正输入端输入 的固定比较电平，所述的比较器翻转并输出过压保护逻辑信号，其中所述的第一齐纳二极 管、所述的第二齐纳二极管及所述的第三齐纳的齐纳电压相同。Vrefx^R +R +R ^所述的第一级过压保护的阈值电压VX =——丄1 D 2、^ + 3xVD，其中，(R2 + R3)Vref为所述的比较器的正输入端输入的固定比较电平，VD为齐纳电压，为所述的第一电 阻的电阻值，R2为所述的第二电阻的电阻值，R3为所述的第三电阻的电阻值。所述的输入电源高于设定的第二级过压保护的阈值电压VY时，所述的第二 NM0S 晶体管开启，所述的输入电源的电平拉低。所述的第二级过压保护的阈值电压<formula>formula see original document page 5</formula>晶体管的开启电压，Kn为所述的第二 NM0S晶体管的工艺参数，"j"为所述的第二 NM0S晶体管的宽长比，W为所述的第二 NM0S晶体管的宽，L为所述的第二 NM0S晶体管的长，gmNl为 所述的第一 NM0S晶体管的跨导，gmPl为所述的PM0S晶体管的跨导，为所述的第一电阻 的电阻值，R2为所述的第二电阻的电阻值，R3为所述的第三电阻的电阻值，R4为所述的第四 电阻的电阻值，R5为所述的第五电阻的电阻值，VD为齐纳电压。所述的齐纳二极管的个数为四个，分别为第一齐纳二极管、第二齐纳二极管、第三 齐纳二极管和第四齐纳二极管，所述的第一齐纳二极管的阴极接输入电源，所述的第一齐 纳二极管的阳极与所述的第二齐纳二极管的阴极相连接，所述的第二齐纳二极管的阳极与 所述的第三齐纳二极管的阴极相连接，所述的第三齐纳二极管的阳极与所述的第四齐纳二 极管的阴极相连接，所述的第四齐纳二极管的阳极与所述的第一电阻的第一端相连接。所述的齐纳二极管的个数为一个，所述的齐纳二极管的阴极接输入电源，所述的 齐纳二极管的阳极与所述的第一电阻的第一端相连接。与现有技术相比，本专利技术的优点在于可以通过选择适当的齐纳二极管的齐纳电压 和个数，以及第一电阻、第二电阻和第三电阻的阻值大小，能够轻松地实现集成电路的过压 保护、输入电源的钳位及输入电源的静电释放保护。由第二 NM0S晶体管和第五电阻构成了 一个有效的输入电源静电释放保护电路，这样无需额外的静电释放保护电路来监控输入电源的过压情况，大大降低了集成电路的复杂程度。此外，本专利技术的过压保护电路可应用于除 电子电力系统以外的其他系统中，应用范围广泛。附图说明图1为常见的AC-DC控制系统的电路图；图2为现有的利用齐纳二极管钳位固定输入电源电压的电路图；图3a为本专利技术实施例一的过压保护电路的原理图；图3b为本专利技术实施例二的过压保护电路的原理图；图3c为本专利技术实施例三的过压保护电路的原理图；图4为比较器的正输入端输入的固定比较电平Vref、第一电阻的第二端与第二电 阻的第一端的公共连接端处的电压Vl及比较器的输出端输出的过压保护逻辑信号OVP的 关系示意图；图5a为第二 NMOS晶体管横向寄生N_P_N结构示意图，其中Rsub为衬底电阻，Isub 为衬底电流；图5b为输入电源静电释放设计窗口。 具体实施例方式以下结合附图实施例对本专利技术作进一步详细描述。实施例一如图3a所示，一种集成电路的过压保护电路1，包括第一电阻R1、第二电阻R2、第 三电阻R3、本文档来自技高网...

【技术保护点】
一种集成电路的过压保护电路，其特征在于包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、ＰＭＯＳ晶体管、第一ＮＭＯＳ晶体管、第二ＮＭＯＳ晶体管、比较器及若干个齐纳二极管，所有所述的齐纳二极管依次阴阳相连接，第一个所述的齐纳二极管的阴极接输入电源，最后一个所述的齐纳二极管的阳极与所述的第一电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端的公共连接端与所述的比较器的负输入端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端的公共连接端与所述的第一ＮＭＯＳ晶体管的栅极相连接，所述的第三电阻的第二端和所述的第一ＮＭＯＳ晶体管的源极均接电源地，所述的第一ＮＭＯＳ晶体管的漏极与所述的第四电阻的第二端相连接，所述的第一ＮＭＯＳ晶体管的漏极与所述的第四电阻的第二端的公共连接端与所述的ＰＭＯＳ晶体管的栅极相连接，所述的第四电阻的第一端和所述的ＰＭＯＳ晶体管的源极均接输入电源，所述的ＰＭＯＳ晶体管的漏极与所述的第五电阻的第一端相连接，所述的ＰＭＯＳ晶体管的漏极与所述的第五电阻的第一端的公共连接端与所述的第二ＮＭＯＳ晶体管的栅极相连接，所述的第五电阻的第二端与所述的第二ＮＭＯＳ晶体管的源极均接电源地，所述的第二ＮＭＯＳ晶体管的漏极接输入电源，所述的比较器的正输入端输入固定比较电平，所述的比较器的输出端输出过压保护逻辑信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：朱晓杰，
申请(专利权)人：日银IMP微电子有限公司，
类型：发明
国别省市：97[中国|宁波]