一种光电集成电路及衬底制备方法技术

本发明专利技术涉及一种光电集成电路，包括由部分表面区域（５）的顶层硅薄膜（２）和另一部分表面区域（６）的外延硅岛（９）构成的混合衬底，在顶层硅薄膜之下设有二氧化硅埋层，在部分表面区域（５）设有光学器件（７），在另一部分表面区域（６）设有电学器件（８）。本发明专利技术还涉及一种混合衬底制备方法。本发明专利技术通过选择性外延和刻蚀／光刻等手段在绝缘体硅衬底上实现了外延硅岛／顶层硅薄膜的混合衬底，分别对应电学器件和光学器件，从而能够分别实现这两种衬底的优化设计，避免了由于光学器件及电学器件的衬底规格折衷带来的整体性能降低和开发成本增加的问题，同时可以充分利用已有的体硅电学集成电路设计和制造资源，降低系统设计和开发成本。

【技术实现步骤摘要】

本专利技术涉及光电一体化领域，尤其涉及一种光电集成电路及衬底 制备方法。
技术介绍
当今光纤通信及光电信息处理技术在提高性能与降低成本的动 力推动下，正在实现光电子器件由分立转向集成的重大变革。现有的 分立光电子器件主要以化合物半导体材料为主，虽然这类材料性能优 良，但由于其高昂的制造、封装成本，材料特性及技术尚不成熟，因 而难以实现单片系统集成。而硅集成电路经过几十年的发展与积累，近年绝缘体硅(Silicon on insulator, SOI)才支术成功实现了性能优良 的光波导系统，为光电系统的集成提供了可能的平台。Luxtera公司利用Freescale公司的0.13pm绝缘体硅工艺技术， 实现了除光源以外的所有光电子器件的集成(参见图1)。根据美国 专利US7010208的披露，该技术的特点是光电子器件与CMOS集成 电路采用同一绝缘体硅衬底，绝缘体硅薄膜厚度与二氧化硅埋层的厚 度无法依据两者的需要进行各自的优化，而是在两者的性能之中进行 折衷。若不考虑光电集成需求，通常情况下S01 CMOS—般使用O.ljim 以下的硅薄膜和0.14nm左右的二氧化硅埋层(Buried Oxide， BOX ); 光学器件则常使用大于O.lum的硅层和大于ljim的BOX。这二者折 衷需要牺牲一定的性能。这种技术路线的另一个突出的缺陷在于将CMOS集成电路限制 于特定公司的特定技术。绝缘体硅集成电路技术虽然在高速逻辑电路 中具备一定的性能优势，但是绝缘体硅集成电路技术并不是目前集成 电路技术的主流。相比于目前广泛应用的体硅集成电路技术，该技术只是局限于少数的几家公司，同时应用范围也相当狭窄。与体硅技术相比，目前SOI无论集成技术、模型和设计库都不够 成熟，主流晶圆代工厂只有特许半导体(Chartered Semiconductors)和 台积电(TSMC)提供SOI逻辑电路的代工服务。绝缘体硅技术在射频、 高压、双极等
的技术积累还很不完善，迄今为止，商业代工 厂还不能提供这几方面的代工。SOI光电集成芯片电学部分所必需的 射频技术无法实现商业代工，这极大限制了光电系统的集成；SOI逻 辑电路技术代工的不成熟，同样也限制着既有设计资源和经验的复用， 增加电学设计的成本和延长产品开发周期。
技术实现思路
本专利技术的目的是提出，能够通 过具有顶层硅薄膜和外延硅岛的混合衬底来满足光学器件和电学器件 的需求，从而根据光、电器件的不同需要来进行最优设计，以获得更 优性能。为实现上述目的，本专利技术提供了一种光电集成电路，包括由部分 表面区域(5)的顶层硅薄膜(2)和另一部分表面区域(6)的外延硅 島(9 )构成的混合衬底，在所述顶层硅薄膜之下设有二氧化硅埋层(3 )， 在所述部分表面区域(5)设有光学器件(7)，在所述另一部分表面 区域(6)设有电学器件(8)。在上述技术方案中，所述顶层硅薄膜(2)设在所述部分表面区 域(5)，在所述另一部分表面区域(6)设有外延硅岛(9)，所述二 氧化硅埋层(3)设于所述顶层硅薄膜(2)和所述硅衬底(1)之间， 在所述外延硅岛(9 )与所述顶层硅薄膜(2 )之间设有侧向保护层(4 )。进一步的，所述顶层硅薄膜(2)的材料与硅衬底(1) /外延硅 岛(9)的材料相同。进一步的，所述顶层硅薄膜(2)的材料与硅衬底(1) /外延硅 岛(9)的材料不同。优选的，所述侧向保护层(4)的材料为二氧化硅和/或氮化硅。为实现上述目的，本专利技术还提供了一种混合衬底制备方法，包括 选择具有预设厚度的二氧化硅埋层和顶层硅薄膜的绝缘体硅衬 底材料；除去对应于电学器件的部分表面区域的顶层硅薄膜； 对整个表面区域进行硅选择性外延掩蔽层的淀积； 除去所述部分表面区域的外延掩蔽层和二氧化硅埋层，并保证所述顶层硅薄膜包于所述外延掩蔽层和二氧化硅埋层之间； 对所述部分表面区域进行选择性的外延硅岛的淀积； 除去对应于光学器件的另一部分表面区域的外延掩蔽层，并填充所述外延硅岛和顶层硅薄膜之间的缝隙以构成侧向保护层，然后对所述外延硅岛和顶层硅薄膜进行平坦化处理。进一步的，所述除去顶层硅薄膜、外延掩蔽层和二氧化硅埋层的操作具体为通过光刻及随后的各向异性刻蚀的方式除去顶层硅薄膜、外延掩 蔽层和二氧化硅埋层。优选的，所述平坦化处理为采用化学机械抛光方法；或采用选择性氧化硅岛，并去除氧化层的方法；或先采用化学机械抛光方法，然后采用选择性氧化硅岛，并去除氧 化层的方法。为实现上述目的，本专利技术还提供了另一种混合衬底制备方法，包括选择具有预设厚度的二氧化硅埋层和顶层硅薄膜的绝缘体硅村 底材料，并对整个表面区域进行选择性的外延掩蔽层的淀积；除去对应于电学器件的部分表面区域的外延掩蔽层、顶层硅薄膜 和二氧化硅埋层；对整个表面区域进行侧墙材料的淀积；采用无光罩回刻技术，按照侧墙材料淀积厚度除去整个上表面区 域的侧墙材料，使顶层硅薄膜台阶周围留下侧墙；'对所述部分表面区域进行选择性的外延硅岛的淀积，并对所述外 延硅岛和顶层硅薄膜进行平坦化处理.进一步的，所述除去顶层硅薄膜、外延掩蔽层和二氧化硅埋层的操作具体为通过光刻及随后的各向异性刻蚀方式除去顶层硅薄膜、外延掩蔽 层和二氧化硅埋层。优选的，所述平坦化处理为 采用化学机械抛光方法；或 采用选择性氧化硅岛，并去除氧化层的方法；或 先采用化学机械抛光方法，然后采用选择性氧化硅岛，并去除氧 化层的方法。基于上述技术方案，本专利技术通过选择性外延和光刻、刻蚀等手段 实现了外延硅岛和顶层硅薄膜的混合衬底，分别用于电学器件和光学 器件，从而能够分别实现这两种器件的优化设计，避免了由于光学器 件及电学器件的衬底规格折衷带来的整体性能降低和开发成本、周期 增加的问题，同时可以充分利用已有的体硅电学集成电路设计和制造 资源，降低系统设计、开发成本和周期。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请 的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构 成对本专利技术的不当限定。在附图中图1为现有技术中利用绝缘体硅集成光电器件的示意图。图2为本专利技术光电集成电路的一实施例的结构示意图。图3为本专利技术光电集成电路的另一实施例中的混合衬底的结构示意图。图4a-4f为本专利技术混合村底的制备方法的一实施例的流程示意图。图5a-5g为本专利技术混合衬底的制备方法的另 一 实施例的流程示意图。具体实施例方式下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。区别于现有技术中在绝缘体硅村底上同时实现光学器件和电学 器件的做法，本专利技术实现一种基于混合衬底的光电集成电路，对绝缘 体硅衬底进行定制，即实现衬底上需要的区域(光学器件对应的表面 区域)有二氧化硅埋层，不需要的区域(电学器件对应的表面区域) 没有二氧化硅埋层。混合衬底能够使得光学器件和电学器件的衬底设计能够分别根 据各自的需要实现，而不需要进行折衷，进而避免了折衷带来的性能降低。对于混合衬底的设计可以采用以下的步骤步骤一设计优化光学器件、系统，给出最优的绝缘体硅衬底规格；步骤二选用适当的体硅集成电路技术，并设计、优化系统的电学部分；步骤三合并电学、光学设计，在同一晶圆上分别实现上述衬底 类型和光学、电学器件，并完成互联集成。现有技术中采用单一绝缘体硅本文档来自技高网...

【技术保护点】
一种光电集成电路，包括由部分表面区域（５）的顶层硅薄膜（２）和另一部分表面区域（６）的外延硅岛（９）构成的混合衬底，在所述顶层硅薄膜之下设有二氧化硅埋层，在所述部分表面区域（５）设有光学器件（７），在所述另一部分表面区域（６）设有电学器件（８）。

【技术特征摘要】

【专利技术属性】
技术研发人员：王志玮，杨荣，陈旺，
申请(专利权)人：NANO科技北京有限公司，
类型：发明
国别省市：11[中国|北京]