具备电阻性存储元件的半导体装置制造方法及图纸

本发明专利技术提供一种具备电阻性存储元件的半导体装置。其中，相变 存储器包括：包含根据电阻值的水平随相变发生的变化来存储数据的 相变元件(6)的存储单元；在写入动作时，响应写入数据的逻辑而 使相变元件(6)处于非结晶状态或结晶状态的写入电路(2)；在读 出动作时，读出相变元件(6)的存储数据的读出电路(3)；以及在 放电动作时，对相变元件(6)施加放电电压，除去相变元件(6)捕 获的电子的放电电路(4)。因而，可抑制相变元件(6)的电阻值变 动。

【技术实现步骤摘要】

本专利技术涉及半导体装置，尤其涉及具备根据电阻值的水平变化来 存储数据的电阻性存储元件的半导体装置。更具体地说，本专利技术涉及 具备4艮据电阻值的水平随相变发生的变化来存1诸凄t据的相变元件的 半导体装置。
技术介绍
近年来，作为可高集成化及可高速动作的非易失存储器，展开了 相变存储器的开发。在相变存储器中，利用电阻值的水平随相变元件 的相变发生的变化来存储数据。相变元件的数据写入是通过使电流流 过相变元件使之发热来进行的。这种写入动作有复位动作和置位动作。复位动作是通过将相变元件保持在较高温度，使相变元件处于高电阻的非结晶(amorphous )状 态的动作。置位动作是通过在充分长的期间将相变元件保持在较低的 温度，使之处于低电阻的结晶状态的动作。此外，相变元件的数据读 出是通过在不改变相变元件的状态的范围内使电流流过，并判别相变 元件的电阻值高低来进行的(例如，参照2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papes， p.202-203 )。但是，在传统相变存储器中，即使不进行写入动作的期间，也存 在相变元件的电阻值变动的问题。
技术实现思路
故，本发" 阻性存储元件的电阻值变动的半导体装置<本专利技术的半导体装置包括包含才艮据电阻值的水平变化来存储数 据的电阻性存储元件的存储单元；在写入动作时，将对应于写入数据 的逻辑的写入电压施加到电阻性存储元件，设定电阻性存储元件的电 阻值的写入电路；在读出动作时，对电阻性存储元件施加读出电压， 基于流过电阻性存储元件的电流读出电阻性存储元件的存储数据的 读出电路；以及在放电动作时，对电阻性存储元件施加放电电压，除 去电阻性存储元件捕获(trap)的电荷的放电电路。本专利技术的半导体装置除了设置写入电路及读出电路以外，还设置 了在放电动作时，对电阻性存储元件施加放电电压，除去电阻性存储 元件捕获的电荷的放电电路。因而，能够抑制因电阻性存储元件捕获 的电荷而产生的电阻性存储元件的电阻值变动。本专利技术的上述以及其它的目的、特征、形态及优点，以下借助附 图理解的关于本专利技术的详细说明将给出清晰阐述。附图说明图1是本专利技术实施方式1的相变存储器的整体结构框图。图2是表示图1所示的存储阵列所包含的存储单元的结构的电路图。图3是表示图1所示的写入电路的复位动作的时序图。 图4是表示图1所示的写入电路的置位动作的时序图。 图5是表示图3及图4所示的复位动作及置位动作中的相变元件 的温度变化的时序图。图6是图1所示的读出电路的动作时序图。图7是图1所示的放电电路的动作时序图。图8是用于说明图7所示的放电动作的必要性的说明图。图9是用于说明图7所示的放电动作的必要性的说明图。图IO是用于说明图7所示的放电动作的必要性的说明图。图11是用于说明图7所示的放电动作的必要性的说明图。图12是用于说明图7所示的放电动作效果的说明图。图13是用于说明图7所示的放电动作效果的说明图。图14是用于说明图7所示的放电动作效果的说明图。图15是用于说明图7所示的放电动作效果的说明图。图16是实施方式1的变更例的示意图。图17是实施方式1的另一变更例的示意图。图18是实施方式1的又一变更例的示意图。图19是实施方式1的又一变更例的示意图。图20是实施方式1的又一变更例的示意图。图21是实施方式1的又一变更例的示意图。图22是本专利技术实施方式2的相变存储器的整体结构框图。图23是表示图22所示的写/放电电路的结构的电路图。图24是表示图22所示的写/放电脉冲生成电路的结构的电路图。图25是图22~图24所示的相变存储器的动作时序图。图26是表示实施方式2的变更例1的电路图。图27是图26所示的相变存储器的动作时序图。图28是表示实施方式2的变更例2的电路图。图29是图28所示的相变存储器的动作时序图。图30是表示实施方式2的变更例3的电路图。图31是图30所示的相变存储器的动作时序图。图32是表示实施方式2的变更例4的电^^图。图33是图32所示的相变存储器的动作时序图。图34是表示实施方式2的变更例5的电路图。图35是图34所示的相变存储器的动作时序图。图36是表示实施方式2的变更例6的电路图。图37是图36所示的相变存储器的动作时序图。图38是本专利技术实施方式3的相变存储器的整体结构框图。图39是表示图38所示的源极切换电路的结构的电路图。图40是表示图38所示的写/放电电路的结构的电路图。图41是表示图38所示的写/放电脉冲生成电路的结构的电路图。图42是图38~图41所示的相变存储器的动作时序图。图43是本专利技术实施方式4的相变存储器的整体结构框图。图44是表示图43所示的阱切换电路的结构的电路图。图45是表示图43所示的源极切换电路的结构的电路图。图46是表示图43所示的写./放电脉冲生成电路的结构的电路图。图47是图43~图46所示的相变存储器的动作时序图。图48是表示实施方式4的变更例的电^"图。图49是图48所示的相变存储器的动作时序图。图50是本专利技术实施方式5的相变存储器的整体结构框图。图51是表示图50所示的写/放电电路的结构的电路图。图52是表示图50所示的写/放电脉冲生成电路的结构的电路。图53是图50~图52所示的相变存储器的动作时序图。图54是表示图50所示的写/放电电路的其它结构例的电路图。图55是表示图50所示的字线驱动器的其它结构例的电路图。图56是表示图50所示的Y驱动器的其它结构例的电路图。图57是本专利技术实施方式6的相变存储器的整体结构框图。图58是表示图57所示的写/放电脉冲生成电路的结构的电路图。图59是图57及图58所示的相变存储器的动作时序图。图60是本专利技术实施方式7的相变存储器的整体结构框图。图61是表示图60所示的写/放电电路的结构的电路图。图62是表示图60所示的写/放电脉冲生成电路的结构的电路图。图63是图60~图62所示的相变存储器的动作时序图。图64是表示实施方式7的变更例的电路图。图65是图64所示的相变存储器的动作时序图。图66是本专利技术实施方式8的相变存储器的整体结构框图。图67是表示图66所示的阱切换电路的结构的电路图。图68是表示图69所示的写/放电脉冲生成电路的结构的电路图。 图69是图66~图68所示的相变存储器的动作时序图。 图70是表示实施方式8的变更例的电路图。 图71是表示图70所示相变存储器的阱切换电路的结构的电路图。 图72是表示图70所示的相变存储器的源极切换电路的结构的电 路图。图73是图70 ~图72所示的相变存储器的动作时序图-具体实施例方式(实施方式1 )图1是本专利技术实施方式1的相变存储器的整体结构框图。在图1 中，该相变存储器包含存储阵列1、写入电路2、读出电路3及放电 电路4。存储阵列1包含以多行多列配置的多个存储单元。各存储单元具 有根据电阻值的水平随相变发生的变化来存储数据的相变元件。写入 电路2在写入动作时，选择存储阵列1的多个存储单元中的任意存储 单元，并向选择的存储单元写入数据。读出电路3在读出动作时，选 择存储阵列l的多个存储单元中的任意存储单元，并读出已选择的存 储单元的存储数据。放电电本文档来自技高网...

【技术保护点】
一种半导体装置，其中包括：　包含根据电阻值的水平变化来存储数据的电阻性存储元件的存储单元；　在写入动作时，将对应于写入数据的逻辑的写入电压施加在所述电阻性存储元件，设定所述电阻性存储元件的电阻值的写入电路；　在读出动作时， 对所述电阻性存储元件施加读出电压，基于流过所述电阻性存储元件的电流读出所述电阻性存储元件的存储数据的读出电路；以及　在放电动作时，对所述电阻性存储元件施加放电电压，除去所述电阻性存储元件捕获的电荷的放电电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：新田文彦，饭田好和，山木贵志，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP