用于控制数据传输的相变随机存取存储装置制造方法及图纸

一种相变存储装置，包括：多个子块；锁存块，经读出总线与所述子块共同连接，并配置为锁存来自所述子块中的一个子块的数据；以及比较器，与所述子块共同连接，以接收来自写入总线的数据，并配置为将所述锁存块的数据与所述写入总线的数据进行比较，以产生比较信号。所述相变存储装置通过在单位存储格中的子块之间共享锁存块，而有效地提高面积效率。

【技术实现步骤摘要】

在此描述的实施例总的来说涉及相变随机存取存储装置，以及具体地说，涉及用 于控制数据传输的相变随机存取存储装置。
技术介绍
相变随机存取存储器(下文中称为“PRAM”)装置包括单位单元，每一个单位单 元包括耦合到字线的开关器件(如二极管)，和耦合到位线的单个元件可变电阻器(GST ； GexSbyTez)。这种PRAM能够通过响应于电脉冲可逆向地控制GST的物理相而将数据储存在 单位单元中。通常，PRAM装置连同其他相变存储装置具有分级结构。例如，PRAM装置包括多个 存储体(bank)，每一个存储体具有多个存储格(mat)。每单个存储格包括布置为单元阵列 单位的子块。通过这种结构，数据可以从选定的单元阵列被读出，或从外部系统被写入选定 的单元阵列。为了维持读取或编程操作的功能稳定性，有必要针对读操作，将读取的数据保留 一预定的读取时间，或针对写入操作，将写入的数据保留一预定的编程时间。因此，要求包 括单元阵列的每一个子块具有用于将数据暂时保留在其中的锁存电路。为了完成该要求， 必须扩大PRAM装置并增加其集成密度。
技术实现思路
本专利技术的实施例提供一种实现提高面积效率的PRAM装置。在实施例中，一种相变存储装置包括多个子块；锁存块，经读出总线与所述子块 共同连接，并配置为锁存来自所述子块中的一格子块的数据；以及比较器，与所述子块共同 连接以从写入总线接收数据，并配置为将所述锁存块的数据与所述写入总线的数据进行比 较，以产生比较信号。在另一实施例中，一种相变存储装置包括包括多个子块的存储格；和锁存块，设 置在所述存储格中并经读出总线与所述子块共同连接，配置为锁存通过子块选择信号选定 的一个所述子块的数据。在另一实施例中，一种相变存储装置包括多个子块；锁存块，经读出总线与所述 子块共同连接，并配置为锁存来自所述子块中的一个子块的数据；以及比较器，与所述子块 共同连接以从写入总线接收数据，并配置为将所述锁存块的数据与所述写入总线的数据进 行比较，其中，当响应于写入命令选定所述子块中的一个子块时，从所述选定的子块中读出 的数据被与来自所述写入总线的数据相比较。在另一实施例中，一种相变存储装置包括多个子块；锁存块，经读出总线与至少 两个子块共同连接，并配置为锁存来自所述至少两个子块中的一个子块的数据；以及比较 器，与至少两个子块共同连接以从写入总线接收数据，并配置为将锁存块中的数据与来自 写入总线的数据进行比较，以产生比较信号。下面在标题为“具体实施方式”的部分描述这些和其他特征、方面和实施例。 附图说明通过结合附图的以下详细描述，将更清楚地理解本专利技术主题的以上和其他方面、 特征和其他优点，在附图中图1是说明根据本专利技术实施例的PRAM装置的分级结构的方框图。图2是说明图1中所示的单个存储格和比较器之间的关系的方框图。图3是示意性说明图2中所示的第一锁存控制器的方框图。图4是根据图2和图3示意性说明已选定的和未选定的子块中的数据流动的电路 图。具体实施例方式现在将参考其中示出一些示例性实施例的附图，更加全面地描述各个示例性实施 例。然而，在此公开的具体结构和功能细节仅仅是用于描述示例性实施例的示例。然而，本 专利技术可以用许多替换形式来实现，并且不应当理解为仅限于在此所述的示例性实施例。因此，虽然示例性实施例能有各种修改或者替换形式，但是通过实例的方式在附 图中示出其实施例并且在此详细描述所述实施例。然而，应当理解，不存在将示例性实施例 限制为公开的具体形式的意图，而相反地，示例性实施例将覆盖落入本专利技术范围内的所有 修改例、等同例和替换例。在整个附图的描述中，相同的附图标记指相同的元件。另外，应当理解，虽然第一、第二等这些术语可以在此用来描述各个元件，但是这 些元件不应当受到这些术语的限制。这些术语仅仅用来区别一个元件与另一个元件。例如， 在不脱离示例性实施例的范围的情况下，第一元件可以表述为第二元件，且类似地，第二元 件可以表述为第一元件。如在此所用的，术语“和/或”包括一个或更多个相关联的所列条 目的任何组合和所有组合。还将理解的是，当一元件被提到为“连接”或“耦合”到另一元件时，它可以是直接 连接或耦合到其他元件或者可以存在介入元件。相反地，当一元件被提到为“直接连接”或 “直接耦合”到另一元件时，不存在介入元件。用来描述元件之间关系的其他词语应当以相 同的方式来理解(例如，“之间”与“直接之间”，“相邻”与“直接相邻”，等)。在此所用的术语仅仅是为了描述具体实施例的目的，不意图限于示例性实施 例。如本文所用的，单数形式的“一(a)”，“一个(an)”和“该”意图也包括复数形式，除 非上下文清楚地指示了其他的情况。还将理解的是，当本文使用词语“包括(comprises， comprising) ”和/或“包含(includes，including) ”时，是指定存在所述及的特征、整数、步 骤、操作、元件和/或部件，而不排除存在或增加一个或更多个其他特征、整数、步骤、操作、 元件、部件和/或其组合。还应当注意的是，在一些可替换实施方式中，述及的功能/作用可以不按附图中述及的顺序发生。例如，基于涉及的功能/作用，两幅被相继示出的图实际上可以基本上并 行地执行或者有时可以以相反的顺序执行。为了更加具体地描述示例性实施例，将参考附图详细描述各个方面。图1是说明根据本专利技术实施例PRAM装置1的块级别的分级结构的方框图。参考图1，PRAM装置1包括多个存储体10。存储体10包括包含多个存储单元(或 单位单元)的单元阵列。存储体10可以形成为分级结构。具体地，每一个存储体包括预定 单位的存储块，即多个存储格10a、10b等，并且每一个存储格包括多个子块100、200等。在本专利技术的该实施例中，可以认为子块100、200中的每一个包括单位单元阵列和 用于控制单位单元阵列的外围电路(如检测放大器和写驱动器)。如上所述，通常地，每一个子块配置有用于暂时保留数据的锁存器。根据本专利技术的该实施例，多个子块100、200等布置为共享单个数据锁存电路。艮口， 每一个存储格配置有单个的数据锁存电路以提高面积效率。下文中，将更详细地解释与为了达到面积效率的数据锁存电路相关的建议的配置。图2是说明图1中所示的单个存储格和比较器之间的关系的方框图。参考图2，单 位存储格(如10_a)包括多个子块，即，第一子块100和第二子块200等，以及锁存块30。为了进行说明，假定PRAM装置1每个存储体包括八个存储格，并且PRAM装置1可 以以2位MLC( ‘多级单元’)模式操作。也就是说，每一个存储格可以分配有两个DQ引脚， 以输入2位的数据到该存储格或从该存储格输出2位的数据。通过此结构，通过从选定的 存储体中的每一个存储格读取2位的数据来实现从一个存储体中读取16位的数据。如图2所示，第一子块100包括单元阵列<0>101、列选择器(Y-开关)102、检测放 大器块103、写驱动器块105、写驱动控制器104和第一锁存控制器106。第二子块200包括单元阵列<1>201，列选择器(Y-开关)202、检测放大器块203、 写驱动器块205、写驱动控制器204和第二锁存控制器206。虽然图2中未示出，但是其它子块具有与第一子本文档来自技高网...

【技术保护点】
一种相变存储装置，包括：多个子块；锁存块，经读出总线与所述子块共同连接，并配置为锁存来自于所述子块的一个子块的数据；以及比较器，与所述子块共同连接以接收来自于写入总线的数据，并配置为比较所述锁存块的数据与所述写入总线的数据，以产生比较信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：尹泰勋，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR