本发明专利技术提供一种半导体元件，具有：半导体基板、绝缘区域、第一导电类型的多个线状半导体层、第二导电类型的多个源／漏区域、多个沟道区域、第一绝缘膜、以及栅电极，其中，与在线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度小于等于由上述沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，上述多个线状半导体层的间隔小于等于各线状半导体层的上表面与上述栅电极的间隔的二倍，上述绝缘区域的表面的至少一部分的相对介电常数低于３．９。
【技术实现步骤摘要】
本专利技术涉及具有多个细线状(wire-form)半导体层的MOS型 半导体元件、以及使用该MOS半导体元件的半导体装置。
技术介绍
以往的MOS型半导体元件在源/漏区域之间设置的平面状的沟道 区域上隔着栅绝缘膜形成有栅电极。利用隔着栅绝缘膜的栅电极与沟 道区域的电容耦合，对沟道区域的电位进行控制，从而控制流过沟道 区域的电流。进而，为了提高元件的性能，进行元件的微细化。但是，如果进行元件的微细化，则沟道区域的电位不仅对栅电极 造成影响，而且还对源/漏区域的电位造成大的影响。因此，栅电极针 对沟道区域的电位的控制性降低，其结果难以使用栅电极控制流过沟 道区域的电流的、所谓短沟道效应(short channel effect)显著4匕。作为上述问题的对策，提出细线状地形成沟道区域并在沟道区域 之上以及左右隔着栅绝缘膜形成栅电极的所谓细线结构元件(例如参 照J.P.Colinge， et al.， "A silicon - on - insulator quantum wire, "in Solid - State Electronics vol. 39 no.l ( 1996 ) pp.49 - 51)。在这样的 结构中，提高了栅电极针对沟道区域的电位的控制性，其结果提高了 栅电极针对流过沟道区域的电流的控制性。另外，如果进行元件的微细化，则栅绝缘膜被薄膜化，所以如果 使用与以往同样的氧化硅来形成栅绝缘膜，则无法忽视贯穿流过栅绝 缘膜的电流。其结果，本来应作为绝缘膜的栅绝缘膜不能作为绝缘膜 而发挥作用。作为其对策，通过使用介电常数高于氧化硅的材料来形 成栅,绝缘膜，将栅绝缘膜的几何学意义上的厚度、即物理厚度形成得 较厚，其结果构筑出抑制了贯穿流过栅绝缘膜的电流的元件(例如参照G.D.Wilk， et al.， "High - k gate dielectrics: Current status and materials properties considerations, "in Journal of Applied Physics vol.89 no.10 ( 2001 ) pp.5243 - 5275 )。在上述细线结构元件中，提高了栅电极针对沟道区域的电位的控 制性，但同时细线状地形成了沟道区域，所以为了得到高电流驱动力， 需要对策。因此通过并联地形成多个构成沟道区域的细线，提高电流 驱动力。因此，为了进一步提高与半导体基板表面平行地测量的每单 位宽度的电流驱动力，需要减小细线状的沟道区域的间隔，而致密地 形成沟道区&戈。但是，如果沟道区域(细线)的间隔小于栅绝缘膜的物理膜厚的 二倍，则产生新的问题。即，在沟道区域的间隔比栅绝缘膜的物理膜 厚的二倍宽的情况下，栅电极形成于沟道区域之上以及左右，所以栅 电极针对沟道区域的电位的控制性提高。其为细线结构元件的优点之 一。此处，沟道区域的间隔是指，与流过沟道区域(细线)的电流的 主方向垂直且与半导体基板表面平行地测量的邻接的沟道区域间的距 离。但是，在沟道区域的间隔小于等于栅绝缘膜的二倍的情况下，无 法在相邻的沟道区域之间形成栅电极，栅电极仅形成于沟道区域之上。 在这样的情况下，丧失通过在沟道区域之上以及左右形成栅电极来提因此，无法将沟道区域:间隔减小成比栅绝^膜的物理膜厚的二 倍窄，而妨碍提高电流驱动力。这样在以往的技术中，存在无法同时 实现通过提高栅电极针对沟道区域的电位的控制性来抑制短沟道效 应、和得到高电流驱动力这样的问题。因此，在细线结构元件中，期望即使仅在沟道区域之上形成栅电 极的情况下，也可以提高栅电极针对沟道区域的电位的控制性。如果 通过提高栅电极的控制性而抑制了短沟道效应，则其结果可以构筑沟 道区域的凰揚^栅绝缘膜的物理膜厚的二倍窄的元件。进而吝暴恭， 可以实现抑制了短沟道效应并且具有高电流驱动力的元件。
技术实现思路
本专利技术的第一方面的半导体元件具有 半导体基板；绝缘区域，设置在上述半导体基板上；第一导电类型的多个线状半导体层，大致平行地排列设置在上述 绝缘区域上，并具有上表面和侧面；第二导电类型的源/漏区域，隔开设置在上述多个线状半导体层的 各自中；沟道区域，设置在上述多个线状半导体层各自的上述源/漏区域之间；第一绝缘膜，设置在上述多个线状半导体层各自的上述沟道区域 的上述上表面和侧面之上；以及栅电极，设置在上述第一绝缘膜上，并连续设置成与上述多个线 状半导体层交叉，其中，与在线方向上流过上述线状半导体层的电流垂直且与上述 半导体基板的表面平行地测量的上述沟道区域的长度小于等于由上述 沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，上述多个线状半导体层的间隔小于等于上述线状半导体层的上表 面与上述栅电极的间隔的二倍，上述绝缘区域的表面的至少一部分的相对介电常数低于3.9。附图说明图1是用于说明第一以及第八实施方式的半导体元件的结构的斜 视图。图2是沿着图1的A-A，线的剖面图。 图3是沿着图1的B-B，线的剖面图。图4是甩.于说明介电常数的不连续面中的电力线的弯曲的示意图。图5是用于说明在第一实施方式的半导体元件中沟道区域的侧面与栅电极之间的电容耦合增大的剖面图。图6是用于说明第一实施方式的半导体元件的沟道长度与阈值电压的关系的特性图。图7是用于说明第一实施方式的半导体元件的沟道长度与S因子的关系的特性图。图8是用于说明第一实施方式的半导体元件的沟道长度与阈值电压改善的关系的特性图。图9是用于说明第一实施方式的半导体元件的沟道区域的间隔与阈值电压改善的关系的特性图。图10是用于说明第一实施方式的半导体元件的沟道区域的宽度与阈值电压改善的关系的特性图。图11是用于说明使第一实施方式的半导体元件的沟道区域的高度变化时的沟道长度与阈值电压的关系的特性图。图12~图19是用于阶段性地说明第一以及第八实施方式的半导体元件的制造工序的剖面图。图20是用于说明第二实施方式的半导体元件的结构的斜视图。图21是沿着图20的C-C，线的半导体元件的剖面图。图22是沿着图20的D-D，线的半导体元件的剖面图。图23~图24是用于阶段性地说明第二实施方式的半导体元件的制造工序的剖面图。图25是用于说明第三实施方式的半导体元件的结构的斜视图。图26是沿着图25的E-E，线的剖面图。图27~图32是用于阶段性地说明第三实施方式的半导体元件的制造工序的剖面图。图33是用于说明第四实施方式的半导体元件的结构的斜视图。图34是沿着图33的G-G，线的剖面图。图35是沿着图33的H _ H，线的剖面图。图36是沿着图33的I-I，线的剖面图。10图37~图48是用于说明第四实施方式的半导体元件的制造工序的剖面图。图49是用于说明第五以及第九实施方式的半导体元件的结构的斜视图。图50是沿着图49的J-J，线的剖面图。图51是沿着图49的K-K，线的剖面图。图52~图58是用于阶段性地说明第五以及第九实施方式的半导体元件的制造工序的剖面图。图59是用于说明第六实施方式的半导体元件的结构的斜视图。图60是沿着图59的L-L，线的剖面图。图61~图64是用于阶段性地说明第六实施方式的半导体元件的制造工序的剖面图。图65是用于说明第七实施方式的半导体元件的结构本文档来自技高网...
【技术保护点】
一种半导体元件，具有： 半导体基板； 绝缘区域，设置在上述半导体基板上； 第一导电类型的多个线状半导体层，大致平行地排列设置在上述绝缘区域上，并具有上表面和侧面； 第二导电类型的多个源／漏区域，隔开设置在各线状半导体 层中； 多个沟道区域，分别设置在上述源／漏区域之间； 第一绝缘膜，设置在各沟道区域上的上述上表面和侧面上；以及 栅电极，设置在上述第一绝缘膜上，并连续设置成与上述线状半导体层交叉， 其中，与在线方向上流过上述线状半导 体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度小于等于由上述沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍， 上述多个线状半导体层的间隔小于等于各线状半导体层的上表面与上述栅电极的间隔的二倍， 上述绝缘区域的 表面的至少一部分的相对介电常数低于３．９。
【技术特征摘要】
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【专利技术属性】
技术研发人员：小野瑞城，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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