【技术实现步骤摘要】
半导体结构的制作方法
[0001]本专利技术实施例涉及半导体领域,特别涉及一种半导体结构的制作方法。
技术介绍
[0002]集成电路芯片遵循摩尔定律不断发展,已经从亚微米、深亚微米阶段进入纳米阶段,以达到改进器件性能和提高集成度的目的。速度、功耗及面积是评价数字集成电路的重要指标。电路成本取决于芯片面积,因此高集成度是电路设计的主要目标之一。
[0003]在半导体尤其是存储器领域,增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小,小尺寸晶体管会产生严重的短沟道效应,因此,通过改善存储单元结构,在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的另一条有效途径。在此背景下,目前已经提出了具有埋入式位线的垂直栅极围绕晶体管。
技术实现思路
[0004]本专利技术实施例提供一种半导体结构的制作方法,有利于提高半导体结构的电学性能。
[0005]为解决上述问题,本专利技术实施例提供一种半导体结构的制作方法,包括:提供基底,所述基底包含分立的多条位线结构;在所述基底上形成第一介质层、第一隔离层以及分立的多个第一有源区,每条所述位线结构与至少两个所述第一有源区电连接,所述第一介质层覆盖所述第一有源区的侧壁表面,所述第一隔离层填充满相邻所述第一有源区之间的空隙,所述第一介质层位于所述第一有源区和所述第一隔离层之间;在所述第一隔离层上形成掩膜层,所述掩膜层的开口图案由分立的多个组合开口构成,所述组合开口包括第一开口和第二开口,所述第二开口连接至少两个分立的所述第一开 ...
【技术保护点】
【技术特征摘要】
1.一种半导体结构的制作方法,其特征在于,包括:提供基底,所述基底包含分立的多条位线结构;在所述基底上形成第一介质层、第一隔离层以及分立的多个第一有源区,每条所述位线结构与至少两个所述第一有源区电连接,所述第一介质层覆盖所述第一有源区的侧壁表面,所述第一隔离层填充满相邻所述第一有源区之间的空隙,所述第一介质层位于所述第一有源区和所述第一隔离层之间;在所述第一隔离层上形成掩膜层,所述掩膜层的开口图案由分立的多个组合开口构成,所述组合开口包括第一开口和第二开口,所述第二开口连接至少两个分立的所述第一开口,每一所述第一开口暴露一所述第一有源区的顶面;形成字线,所述字线覆盖所述第一开口侧壁以及填充满所述第二开口;形成第二有源区和第二介质层,所述第二有源区位于所述第一有源区上,所述第二介质层覆盖所述第二有源区侧壁表面,所述第二有源区和所述第二介质层共同填充满所述第一开口,所述第二有源区的掺杂离子类型与所述第一有源区的掺杂离子类型不同;在所述第二有源区上形成第三有源区,所述第三有源区的掺杂离子类型与所述第一有源区的掺杂离子类型相同,所述第二有源区作为连接所述第一有源区和所述第三有源区的沟道。2.根据权利要求1所述的半导体结构的制作方法,其特征在于,形成所述第一隔离层和所述掩膜层的工艺步骤包括:形成第一隔离膜,所述第一隔离膜填充满相邻所述第一有源区之间的空隙,且覆盖所述第一有源区和所述第一介质层的顶面,位于相邻所述第一有源区之间的所述第一隔离膜作为所述第一隔离层;在所述第一隔离膜层上形成第一中间层,并对所述第一中间层和所述第一隔离膜进行图案化刻蚀工艺,形成所述组合开口,剩余所述第一中间层和剩余的高于所述第一有源区顶面的所述第一隔离膜构成所述掩膜层。3.根据权利要求2所述的半导体结构的制作方法,其特征在于,所述第一隔离膜材料的硬度大于所述第一中间层的材料的硬度。4.根据权利要求2所述的半导体结构的制作方法,其特征在于,在对所述第一中间层和所述第一隔离膜进行图案化刻蚀工艺之前,还包括:在所述第一中间层上形成第二中间层;刻蚀所述第二中间层,使剩余所述第二中间层具有第一图案;形成第一填充层,所述第一填充层填充满剩余所述第二中间层围成的开口;刻蚀所述第一填充层,形成具有第二图案的补充开口,所述第二图案和所述第一图案共同构成组合图案;形成第二填充层,所述第二填充层填充满所述补充开口;去除剩余所述第一填充层,所述第二填充层和剩余所述第二中间层围成反选开口,所述反选开口的图案与所述组合图案互补;利用所述反选开口形成反选层,所述反选层的图案与所述反选开口的图案相同;利用所述反选层作为掩膜,对所述第一中间层和所述第一隔离膜进行所述图案化刻蚀工艺。
5.根据权利要求4所述的半导体结构的制作方法,其特征在于,所述第二填充层的材料与所述第二中间层的材料相同。6.根据权利要求4所述的半导体结构的制作方法,其特征在于,在形成所述第二中间层之前,在所述第一中间层上形成图案转移层,所述图案转移层的材料...
【专利技术属性】
技术研发人员:于业笑,刘忠明,
申请(专利权)人:长鑫存储技术有限公司,
类型:发明
国别省市:
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