用于竖直三维(3D)存储器的自对准回蚀制造技术

提供用于竖直三维3D存储器的自对准回蚀的系统、方法和设备。一种实例方法包含：沉积第一介电材料、半导体材料和第二介电材料的层以形成竖直堆叠；形成第一竖直开口以在所述竖直堆叠中形成具有第一竖直侧壁的细长竖直柱列；以及穿过所述竖直堆叠形成第二竖直开口以暴露第二竖直侧壁。此外，所述实例方法包含：移除所述半导体材料的部分以形成第一水平开口，以及在所述第一水平开口中沉积填充材料。所述方法可进一步包含：形成第三竖直开口以暴露所述竖直堆叠中的第三竖直侧壁，以及选择性地移除所述填充材料以形成其中要形成水平定向的存储节点的多个第二水平开口。储节点的多个第二水平开口。储节点的多个第二水平开口。

【技术实现步骤摘要】
用于竖直三维(3D)存储器的自对准回蚀


[0001]本公开总体上涉及存储器装置，且更具体地说，涉及用于竖直三维(3D)存储器的自对准回蚀。

技术介绍

[0002]存储器通常实施于例如计算机、蜂窝电话、手持式装置等的电子系统中。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可需要电力来维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和同步动态随机存取存储器(SDRAM)。非易失性存储器可通过在未供电时保持所存储数据来提供持久性数据，且可包含NAND快闪存储器、NOR快闪存储器、氮化物只读存储器(NROM)、例如相变随机存取存储器的相变存储器、例如电阻式随机存取存储器的电阻式存储器、交叉点存储器、铁电随机存取存储器(FeRAM)等。
[0003]随着设计规则缩减，更少的半导体空间可用于制造包含DRAM阵列的存储器。用于DRAM的相应存储器单元可包含具有通过沟道区分隔开的第一和第二源极/漏极区的存取装置(例如晶体管)。栅极可与沟道区相对且通过栅极电介质与沟道区分隔开。例如字线的存取线电连接到DRAM单元的栅极。DRAM单元可包含通过存取装置耦合到数字线的存储节点，例如电容器单元。存取装置可通过耦合到存取晶体管的存取线激活(例如用以选择单元)。电容器可存储对应于相应单元的数据值(例如逻辑“1”或“0”)的电荷。

技术实现思路

[0004]本公开的一方面涉及一种用于形成竖直堆叠存储器单元阵列的方法，所述阵列具有水平定向的存取装置和水平定向的存储节点，所述方法包括：在重复迭代中竖直地沉积第一介电材料、半导体材料和第二介电材料的层以形成竖直堆叠；形成多个第一竖直开口，所述第一竖直开口具有第一水平方向和第二水平方向，穿过所述竖直堆叠且主要在所述第二水平方向上延伸，以在所述竖直堆叠中形成具有第一竖直侧壁的细长竖直柱列；在所述多个第一竖直开口中的栅极介电材料上共形地沉积导电材料；移除所述多个第一竖直开口中的所述导电材料的部分，以沿着所述第一竖直侧壁形成多个单独的竖直导电线；在所述多个第一竖直开口中沉积第三介电材料；在所述第三介电材料中形成多个第二竖直开口以暴露所述竖直堆叠中的第二竖直侧壁；在所述半导体材料的所述层中形成多个第一水平开口；沉积填充材料以填充所述细长竖直柱列中的所述多个第一水平开口；形成第三竖直开口以暴露所述竖直堆叠中邻近存储节点区的第三竖直侧壁；以及沿着所述第二水平方向选择性地移除所述填充材料以形成其中将形成所述水平定向的存储节点的多个第二水平开口。
[0005]本公开的另一方面涉及一种用于形成竖直堆叠存储器单元阵列的方法，所述阵列具有水平定向的存取装置和水平定向的存储节点，所述方法包括：在重复迭代中竖直地沉积第一介电材料、半导体材料和第二介电材料的层以形成竖直堆叠；执行蚀刻以形成多个
第一竖直开口，所述第一竖直开口具有第一水平方向和第二水平方向，穿过所述竖直堆叠且主要在所述第二水平方向上延伸，以在所述竖直堆叠中形成具有第一竖直侧壁的细长竖直柱列；在所述多个第一竖直开口中的栅极介电材料上共形地沉积导电材料；执行蚀刻以移除所述多个第一竖直开口中的所述导电材料的部分，从而沿着所述第一竖直侧壁形成多个单独的竖直导电线；在所述多个第一竖直开口中沉积第三介电材料；执行蚀刻以在所述第三介电材料中形成多个第二竖直开口，从而暴露所述竖直堆叠中的第二竖直侧壁；执行横向蚀刻以在所述半导体材料的所述层中形成多个第一水平开口；沉积针对所述半导体材料选择性的选择性填充材料，以填充所述细长竖直柱列中的所述多个第一水平开口；执行蚀刻以形成多个第三竖直开口，从而暴露所述竖直堆叠中邻近存取装置区的第三竖直侧壁；以及执行蚀刻以沿着所述第二水平方向选择性地移除所述填充材料，从而形成其中要形成存取装置的多个第二水平开口。
[0006]本公开的又一方面涉及一种包含竖直堆叠存储器单元阵列的存储器装置，所述阵列具有水平定向的存取装置和水平定向的存储节点，所述存储器装置包括：具有水平定向的存取装置和水平定向的存储节点的所述竖直堆叠存储器单元阵列，所述竖直堆叠存储器单元阵列包括：所述水平定向的存取装置，其具有通过沟道分隔开的第一源极/漏极区和第二源极/漏极区，并且具有与所述沟道相对且通过栅极电介质与其分隔开的栅极；竖直定向的导电线，其耦合到所述栅极且通过所述栅极电介质与所述沟道分隔开；以及自对准存储节点，其在所述竖直堆叠存储器单元阵列中形成。
附图说明
[0007]图1A是根据本公开的若干实施例的竖直三维(3D)存储器的示意性图示。
[0008]图1B是根据本公开的数个实施例的示出竖直三维(3D)存储器中的水平存取装置的一部分的透视图。
[0009]图2A是根据本公开的数个实施例的竖直三维(3D)存储器中的水平存取装置的示意性图示。
[0010]图2B是根据本公开的数个实施例的示出竖直三维(3D)存储器阵列中的水平存取装置的一部分的透视图。
[0011]图3A
‑
3B是根据本公开的数个实施例的示出竖直三维(3D)存储器单元中的水平存取装置的一部分的透视图。
[0012]图4示出根据本公开的数个实施例的用于形成竖直堆叠存储器单元阵列的实例方法，其处于用于形成具有水平存取装置的竖直堆叠存储器单元阵列的半导体制造过程的一个阶段。
[0013]图5A
‑
5B示出根据本公开的数个实施例的用于形成具有水平存取装置的竖直堆叠存储器单元阵列的实例方法，其处于半导体制造过程的另一阶段。
[0014]图6A
‑
6E示出根据本公开的数个实施例的用于形成具有水平存取装置的竖直堆叠存储器单元阵列的实例方法，其处于半导体制造过程的另一阶段。
[0015]图7A
‑
7D示出根据本公开的数个实施例的用于形成具有水平存取装置的竖直堆叠存储器单元阵列的实例方法，其处于半导体制造过程的另一阶段。
[0016]图8A
‑
8B示出根据本公开的数个实施例的用于形成具有水平存取装置的竖直堆叠
存储器单元阵列的实例方法，其处于半导体制造过程的另一阶段。
[0017]图9A
‑
9F示出根据本公开的数个实施例的用于形成具有水平存取装置的竖直堆叠存储器单元阵列的实例方法，其处于半导体制造过程的另一阶段。
[0018]图10A
‑
10E示出根据本公开的数个实施例的用于形成具有水平存取装置的竖直堆叠存储器单元阵列的实例方法，其处于半导体制造过程的另一阶段。
[0019]图11A
‑
11E示出根据本公开的数个实施例的用于形成具有水平存取装置的竖直堆叠存储器单元阵列的实例方法，其处于半导体制造过程的另一阶段。
[0020]图12A
‑
12E示出根据本公开的数个实施例的用于形成具有水平存取装置的竖直堆叠存储器单元阵列的实例方法，其处于半导体制造过程的另一阶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于形成具有水平定向的存取装置(129，229，329，1333
‑
1，1338
‑
2，
……
，1338
‑
N，1442)和水平定向的存储节点(1444)的竖直堆叠存储器单元阵列(101
‑
1，101
‑
2，
……
，101
‑
N，201
‑
1，201
‑
2，
……
，201
‑
N)的方法，所述方法包括：在重复迭代中竖直地沉积第一介电材料(430
‑
1，430
‑
2，
……
，430
‑
N，630
‑
1，630
‑
2，
……
，630
‑
N，730
‑
1，730
‑
2，
……
，730
‑
N，830
‑
1，830
‑
2，
……
，830
‑
N，930
‑
1，930
‑
2，
……
，930
‑
N，1030
‑
1，1030
‑
2，
……
，1030
‑
N，1130
‑
1，1130
‑
2，
……
，1130
‑
N，1230
‑
1，1230
‑
2，
……
，1230
‑
N，1330
‑
1，1330
‑
2，
……
，1330
‑
N)、半导体材料(432
‑
1，432
‑
2，
……
，432
‑
N，632
‑
1，632
‑
2，
……
，632
‑
N，732
‑
1，732
‑
2，
……
，732
‑
N，832
‑
1，832
‑
2，
……
，832
‑
N，932
‑
1，932
‑
2，
……
，932
‑
N，1032
‑
1，1032
‑
2，
……
，1032
‑
N，1132
‑
1，1132
‑
2，
……
，1132
‑
N)和第二介电材料(433
‑
1，433
‑
2，
……
，433
‑
N，633
‑
1，633
‑
2，
……
，633
‑
N，733
‑
1，733
‑
2，
……
，733
‑
N，833
‑
1，833
‑
2，
……
，833
‑
N，933
‑
1，933
‑
2，
……
，933
‑
N，1033
‑
1，1033
‑
2，
……
，1033
‑
N，1133
‑
1，1133
‑
2，
……
，1133
‑
N，1233
‑
1，1233
‑
2，
……
，1233
‑
N，1333
‑
1，1333
‑
2，
……
，1333
‑
N)的层以形成竖直堆叠(402)；形成多个第一竖直开口(512)，所述第一竖直开口具有第一水平方向(509，709，909，1009，1109)和第二水平方向(505，705，905，1005)，穿过所述竖直堆叠(402)且主要在所述第二水平方向(505，705，905，1005)上延伸，以在所述竖直堆叠(402)中形成具有第一竖直侧壁(514)的细长竖直柱列(513，542)；在所述多个第一竖直开口(512)中的栅极介电材料(104，304，538，638，1038，1138，1238，1338)上共形地沉积导电材料(540
‑
1，540
‑
2，
……
，540
‑
4，640
‑
1，640
‑
2，
……
，640
‑
(N
‑
1)，640
‑
N，640
‑
(N+1)，
……
，640
‑
(Z
‑
1)，640
‑
Z，1077)；移除所述多个第一竖直开口(512)中的所述导电材料(540
‑
1，540
‑
2，
……
，540
‑
4，640
‑
1，640
‑
2，
……
，640
‑
(N
‑
1)，640
‑
N，640
‑
(N+1)，
……
，640
‑
(Z
‑
1)，640
‑
Z，1077)的部分，以沿着所述第一竖直侧壁(514)形成多个单独的竖直导电线(540
‑
1，540
‑
2，
……
，540
‑
4，740，940)；在所述多个第一竖直开口(512)中沉积第三介电材料(541，641，741，941，1041，1141，1241，1341)；在所述第三介电材料(541，641，741，941，1041，1141，1241，1341)中形成多个第二竖直开口(749，849，949)以暴露所述竖直堆叠(402)中的第二竖直侧壁(745)；在所述半导体材料(432
‑
1，432
‑
2，
……
，432
‑
N，632
‑
1，632
‑
2，
……
，632
‑
N，732
‑
1，732
‑
2，
……
，732
‑
N，832
‑
1，832
‑
2，
……
，832
‑
N，932
‑
1，932
‑
2，
……
，932
‑
N，1032
‑
1，1032
‑
2，
……
，1032
‑
N，1132
‑
1，1132
‑
2，
……
，1132
‑
N)的所述层中形成多个第一水平开口(831
‑
1，831
‑
2)；沉积填充材料(934
‑
1，934
‑
2)以填充所述细长竖直柱列(513，542)中的所述多个第一水平开口(831
‑
1，831
‑
2)；形成第三竖直开口(1051)以暴露所述竖直堆叠(402)中邻近存储节点区(1050，1150，1244，1344)的第三竖直侧壁；以及沿着所述第二水平方向(505，705，905，1005)选择性地移除所述填充材料(934
‑
1，934
‑
2)，以形成其中要形成所述水平定向的存储节点(1444)的多个第二水平开口(1079)。2.根据权利要求1所述的方法，其进一步包括：
通过经由选择性蚀刻选择性地移除所述填充材料(934
‑
1，934
‑
2)而形成多个第二水平开口(1079)；移除所述填充材料(934
‑
1，934
‑
2)而不使用定时挖掘蚀刻工艺；以及在所述第二水平开口(1079)中形成水平定向的存取装置(129，229，329，1333
‑
1，1338
‑
2，
……
，1338
‑
N，1442)。3.根据权利要求1所述的方法，其中在重复迭代中竖直地形成所述第一介电材料(430
‑
1，430
‑
2，
……
，430
‑
N，630
‑
1，630
‑
2，
……
，630
‑
N，730
‑
1，730
‑
2，
……
，730
‑
N，830
‑
1，830
‑
2，
……
，830
‑
N，930
‑
1，930
‑
2，
……
，930
‑
N，1030
‑
1，1030
‑
2，
……
，1030
‑
N，1130
‑
1，1130
‑
2，
……
，1130
‑
N，1230
‑
1，1230
‑
2，
……
，1230
‑
N，1330
‑
1，1330
‑
2，
……
，1330
‑
N)、所述半导体材料(432
‑
1，432
‑
2，
……
，432
‑
N，632
‑
1，632
‑
2，
……
，632
‑
N，732
‑
1，732
‑
2，
……
，732
‑
N，832
‑
1，832
‑
2，
……
，832
‑
N，932
‑
1，932
‑
2，
……
，932
‑
N，1032
‑
1，1032
‑
2，
……
，1032
‑
N，1132
‑
1，1132
‑
2，
……
，1132
‑
N)和所述第二介电材料(433
‑
1，433
‑
2，
……
，433
‑
N，633
‑
1，633
‑
2，
……
，633
‑
N，733
‑
1，733
‑
2，
……
，733
‑
N，833
‑
1，833
‑
2，
……
，833
‑
N，933
‑
1，933
‑
2，
……
，933
‑
N，1033
‑
1，1033
‑
2，
……
，1033
‑
N，1133
‑
1，1133
‑
2，
……
，1133
‑
N，1233
‑
1，1233
‑
2，
……
，1233
‑
N，1333
‑
1，1333
‑
2，
……
，1333
‑
N)的所述层以形成所述竖直堆叠(402)包括：沉积氧化物材料作为所述第一介电材料(430
‑
1，430
‑
2，
……
，430
‑
N，630
‑
1，630
‑
2，
……
，630
‑
N，730
‑
1，730
‑
2，
……
，730
‑
N，830
‑
1，830
‑
2，
……
，830
‑
N，930
‑
1，930
‑
2，
……
，930
‑
N，1030
‑
1，1030
‑
2，
……
，1030
‑
N，1130
‑
1，1130
‑
2，
……
，1130
‑
N，1230
‑
1，1230
‑
2，
……
，1230
‑
N，1330
‑
1，1330
‑
2，
……
，1330
‑
N)；沉积多晶硅材料作为所述半导体材料(432
‑
1，432
‑
2，
……
，432
‑
N，632
‑
1，632
‑
2，
……
，632
‑
N，732
‑
1，732
‑
2，
……
，732
‑
N，832
‑
1，832
‑
2，
……
，832
‑
N，932
‑
1，932
‑
2，
……
，932
‑
N，1032
‑
1，1032
‑
2，
……
，1032
‑
N，1132
‑
1，1132
‑
2，
……
，1132
‑
N)；以及沉积氮化物材料作为所述第二介电材料(433
‑
1，433
‑
2，
……
，433
‑
N，633
‑
1，633
‑
2，
……
，633
‑
N，733
‑
1，733
‑
2，
……
，733
‑
N，833
‑
1，833
‑
2，
……
，833
‑
N，933
‑
1，933
‑
2，
……
，933
‑
N，1033
‑
1，1033
‑
2，
……
，1033
‑
N，1133
‑
1，1133
‑
2，
……
，1133
‑
N，1233
‑
1，1233
‑
2，
……
，1233
‑
N，1333
‑
1，1333
‑
2，
……
，1333
‑
N)。4.根据权利要求1所述的方法，其进一步包括在所述半导体材料(432
‑
1，432
‑
2，
……
，432
‑
N，632
‑
1，632
‑
2，
……
，632
‑
N，732
‑
1，732
‑
2，
……
，732
‑
N，832
‑
1，832
‑
2，
……
，832
‑
N，932
‑
1，932
‑
2，
……
，932
‑
N，1032
‑
1，1032
‑
2，
……
，1032
‑
N，1132
‑
1，1132
‑
2，
……
，1132
‑
N)的相对侧面上使用横向蚀刻以形成所述多个第一水平开口(831
‑
1，831
‑
2)。5.根据权利要求1所述的方法，其中：所述填充材料(934
‑
1，934
‑
2)是硅(Si)材料或锗(Ge)材料；且所述填充材料(934
‑
1，934
‑
2)对于所述半导体材料(432
‑
1，432
‑
2，
……
，432
‑
N，632
‑
1，632
‑
2，
……
，632
‑
N，732
‑
1，732
‑
2，
……
，732
‑
N，832
‑
1，832
‑
2，
……
，832
‑
N，932
‑
1，932
‑
2，
……
，932
‑
N，1032
‑
1，1032
‑
2，
……
，1032
‑
N，1132
‑
1，1132
‑
2，
……
，1132
‑
N)是选择性的。6.根据权利要求1所述的方法，其进一步包括将所述水平定向的存储节点(1444)形成为包括电容器单元，所述电容器单元具有电耦合到所述水平定向的存取装置(129，229，329，1333
‑
1，1338
‑
2，
……
，1338
‑
N，1442)的第一源极/漏极区(121，221，321，1075，1178，1398
‑
1A，1498
‑<...

【专利技术属性】
技术研发人员：杨立涛，李时雨，刘海涛，K，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：