一种静电放电防护电路制造技术

本发明专利技术涉及一种静电放电防护电路，其连接于正电压源与接合垫之间，该静电放电防护电路包括：一列同向串联二极管，两端具有一正极及负极，其负极连接于接合垫；一电阻，连接于正电压源与该列串联二极管的正极之间；一晶体管，其栅极与源极连接至正电压源，漏极连接至接合垫，基极连接至该列串联二极管的正极。与现有技术相比，本发明专利技术的电路结构简单，具有较低的且可调节的触发电压，且具有更有效的静电放电防护能力。

【技术实现步骤摘要】

本专利技术涉及一种静电放电防护电路。
技术介绍
在互补式金属氧化物场效应半导体(MOSFET)集成电路中，静电放 电(Electrostatic Discharge)现象已经引起人们广大的关注。在种类繁多 的静电放电防护器件中，GatedMOSFET由于其防护能力较佳，设计较简 单而受到广大设计者青睐。图1即为一种使用Gated MOSFET作为静电 放电防护器件的电路示意图，其中输出端静电放电防护电路可以由电路本 身的输出缓冲(outputbuffer)代替。以图1所示静电放电防护电路为例， 进行静电放电测试时，其中测试组合PS(即接合垫5处接正向电压，VSS6 接地，其他结脚悬浮的静电放电测试方式)以及ND (即接合垫5处接负 向电压，正电压源VDD4接地，其他结脚悬浮的静电放电测试方式)所 得的静电放电防护电压较低，从而限制了整个电路系统(chip)的静电放 电防护能力。这是因为在PS测试模式下，起主要静电放电防护作用的器 件是GatedNMOS，它主要是应用寄生的三极管来疏导静电放电所产生的 大电流，其中其触发电压值(triggervoltage)大约为N+ZPwdl 二极管的 及向击穿电压值，而这个值受到不同的工艺流程的限制。同理，在ND测 试模式下，静电放电防护器件GatedPMOS的触发电压也受到不同工艺流 程的限制。在越来越先进的半导体工艺制程中(例如0.15um,0.13um,90nm等)，电源电压值越来越低，栅极氧化层厚度越来越薄，其击穿电压也越来越低。 这样使得电路需要更精确的静电放电防护回路的触发电压值，并且对其的 要求也越来越高。如何降低设计者的设计复杂度，同时通过降低触发电压来提高器件的静电放电防护能力，是目前所面临的技术问题。
技术实现思路
针对以上现有技术的缺陷，本专利技术的目的是提供一种静电放电防护电 路，该静电放电防护电路设计简单，具有较低的且可调控的触发电压，同 时具有更有效的静电放电防护能力。基于本专利技术之上述目的及其他目的，本专利技术提出一种静电放电防护电 路，其连接于正电压源VDD与接合垫之间，该静电放电防护电路包括 一列同向串联二极管，两端具有一正极及负极，其负极连接于接合垫；一 电阻，连接于正电压源VDD与该列串联二极管的正极之间；一PMOS晶 体管，其栅极与源极连接至正电压源VDD，漏极连接至接合垫，基极连 接至该列串联二极管的正极。所述电阻为PMOS晶体管的寄生电阻或附加电阻。本专利技术还提出一种静电放电防护电路，连接于接合垫与接地端VSS 之间，该静电放电防护电路包括 一列同向串联二极管，两端具有一正极 及负极，其正极连接于接合垫； 一电阻，连接于该列串联二极管的负极与 接地端VSS之间；一NMOS晶体管，其栅极与源极连接至接地端VSS， 漏极连接至接合垫，基极连接至该列串联二极管的负极。所述电阻为NMOS晶体管的寄生电阻或附加电阻。以上两种静电放电防护电路可以用于输入端、输出端和/或电源之间 的静电放电防护。釆用本专利技术的技术方案，使晶体管的触发电压由串联二极管的数目决 定，所以设计简单，在设计过程中可以使触发电压值低于P+/N阱或N+/P 阱二极管的反向击穿电压，这样便大大提高了其静电放电防护能力。与现 有技术相比，采用本专利技术的电路结构具有较低的可调控的触发电压，且具 有更有效的静电放电防护能力。下面结合附图，对本专利技术的具体实施方式作进一步的详细说明。对于 所属
的技术人员而言，从对专利技术的详细说明中，本专利技术的上述及其他目的、特征和优点将显而易见。 附图说明图1为现有技术的静电放电防护电路示意图2A为本专利技术第一实施例的静电放电防护电路示意图2B为本专利技术第一实施例的静电放电防护电路工作状态示意图3A为本专利技术第二实施例的静电放电防护电路示意图3B为本专利技术第二实施例的静电放电防护电路工作状态示意图4为本专利技术与现有技术的静电放电防护电路中的晶体管骤回特性 曲线比较示意图。图5为本专利技术另一较佳实施例的静电放电防护电路的示意具体实施例方式下面结合附图对本专利技术做进一步说明。图2A是本专利技术第一实施例的静电放电防护电路，其包括 一列同向串联二极管11，其个数可以是4个，也可以是其它任意适合的个数，根据 设计者的要求而定，此处不做限制，该列串联二极管11的两端具有一正 极及负极，其负极连接于接合垫5，该接合垫5可以是输入端或输出端， 或者接地端，此处不作限制； 一电阻12，连接于正电压源VDD4与该列 串联二极管11的正极之间，该电阻12可以是PMOS晶体管131的寄生 电阻或附加电阻，此处不作限制；一PMOS晶体管131,其栅极与源极连 接至正电压源VDD4，漏极连接至接合垫5，基极连接至该列串联二极管 11的正极。如图2B所示，假设接合垫5处负电压值为Vl,当电压差 (VDD-V1)使得串联二极管11正向导通(其导通电压值受到串联二极 管数目的控制)，此时将产生电流Il,流经电阻12的电流II将使得Gated PMOS衬底电压发生变化，从而使得寄生三极管P+N阱/P+导通，进而排 放静电放电电流。由于整个结构的触发电压由串联二极管的数目决定，所 以在设计过程中可以使触发电压值低于P+N阱二极管的反向击穿电压，这样便大大提高了静电放电防护能力。图3A是本专利技术的第二实施例的静电放电防护电路，其包括 一列同 向串联二极管21，其个数可以是4个，也可以是其它任意适合的个数，根 据设计者的要求而定，此处不做限制，该列串联二极管21的两端具有一正极及负极，其正极连接于接合垫5，该结合垫5可以是输入端或输出端， 或者正电压源端，此处不作限制； 一电阻22，连接于该列串联二极管21 的负极与接地端VSS6之间，该电阻22可以是NMOS晶体管232的寄生 电阻或附加电阻，此处不作限制；一NMOS晶体管232，其栅极与源极 连接至接地端VSS6，漏极连接至接合垫5，基极连接至该列串联二极管 21的负极。如图3B所示，假设接合垫5处负电压值为V2,当电压差 (V2-VSS)使得串联二极管21正向导通(其导通电压值受到串联二极管 数目的控制)，此时将产生电流12，流经电阻22的电流12将使得Gated NMOS衬底电压发生变化，从而使得寄生三极管N+ZP阱/N+导通，进而 排放静电放电电流。由于整个结构的触发电压由串联二极管的数目决定， 所以在设计过程中可以使触发电压低于N+/P阱二极管的反向击穿电压， 这样便大大提高了其静电放电防护能力。如图4所示，原静电放电防护元 件骤回特性(snap back)曲线如图中实线所示，本实施例的静电放电防护 元件骤回特性如图中虚线所示，可以看到本实施例具有较低的触发电压且 具有更有效的静电放电防护能力(二次击穿电流It2较大)。本专利技术的第一和第二实施例可以单独或结合用于输入端、输出端以及 电源间的静电放电防护。图5是另一较佳实施例的静电放电防护电路。该 静电放电防护电路组合包括 一第一列同向串联二极管11，两端具有一 正极及负极，其负极连接于输入接合垫5; —第一电阻12，连接于正电压 源VDD4与该第一列串联二极管11的正极之间； 一第一晶体管PMOS晶 体管131，其栅极与源极连接至正电压源VDD4，漏极连接至输入接合垫 5，基极连接至该第一列串本文档来自技高网...

【技术保护点】
一种静电放电防护电路，连接于正电压源与接合垫之间，其特征在于，包括：　一列同向串联的二极管，两端具有一正极及负极，其负极连接于接合垫；　一电阻，连接于正电压源与该列串联二极管的正极之间；　一ＰＭＯＳ晶体管，其栅极与源极连接至正电压源，漏极连接至接合垫，基极连接至该列串联二极管的正极。

【技术特征摘要】
1. 一种静电放电防护电路，连接于正电压源与接合垫之间，其特征在于，包括一列同向串联的二极管，两端具有一正极及负极，其负极连接于接合垫；一电阻，连接于正电压源与该列串联二极管的正极之间；一PMOS晶体管，其栅极与源极连接至正电压源，漏极连接至接合垫，基极连接至该列串联二极管的正极。2. 根据权利要求1所述的一种静电放电防护电路，其特征在于，所 述电阻为PMOS晶体管的寄生电阻或附加电阻...

【专利技术属性】
技术研发人员：石俊，王政烈，
申请(专利权)人：和舰科技苏州有限公司，
类型：发明
国别省市：32[中国|江苏]