一种静电放电防护电路制造技术

本发明专利技术涉及一种静电放电防护电路，其连接于正电压源与接合垫之间，该静电放电防护电路包括：一列同向串联二极管，两端具有一正极及负极，其负极连接于接合垫；一电阻，连接于正电压源与该列串联二极管的正极之间；一晶体管，其栅极与源极连接至正电压源，漏极连接至接合垫，基极连接至该列串联二极管的正极。与现有技术相比，本发明专利技术的电路结构简单，具有较低的且可调节的触发电压，且具有更有效的静电放电防护能力。

【技术实现步骤摘要】

本专利技术涉及一种静电放电防护电路。
技术介绍
在互补式金属氧化物场效应半导体(MOSFET)集成电路中，静电放 电(Electrostatic Discharge)现象已经引起人们广大的关注。在种类繁多 的静电放电防护器件中，GatedMOSFET由于其防护能力较佳，设计较简 单而受到广大设计者青睐。图1即为一种使用Gated MOSFET作为静电 放电防护器件的电路示意图，其中输出端静电放电防护电路可以由电路本 身的输出缓冲(outputbuffer)代替。以图1所示静电放电防护电路为例， 进行静电放电测试时，其中测试组合PS(即接合垫5处接正向电压，VSS6 接地，其他结脚悬浮的静电放电测试方式)以及ND (即接合垫5处接负 向电压，正电压源VDD4接地，其他结脚悬浮的静电放电测试方式)所 得的静电放电防护电压较低，从而限制了整个电路系统(chip)的静电放 电防护能力。这是因为在PS测试模式下，起主要静电放电防护作用的器 件是GatedNMOS，它主要是应用寄生的三极管来疏导静电放电所产生的 大电流，其中其触发电压值(triggervoltage)大约为N+ZPwdl 二极本文档来自技高网...

【技术保护点】
一种静电放电防护电路，连接于正电压源与接合垫之间，其特征在于，包括：　一列同向串联的二极管，两端具有一正极及负极，其负极连接于接合垫；　一电阻，连接于正电压源与该列串联二极管的正极之间；　一ＰＭＯＳ晶体管，其栅极与源极连接至正电压源，漏极连接至接合垫，基极连接至该列串联二极管的正极。

【技术特征摘要】
1. 一种静电放电防护电路，连接于正电压源与接合垫之间，其特征在于，包括一列同向串联的二极管，两端具有一正极及负极，其负极连接于接合垫；一电阻，连接于正电压源与该列串联二极管的正极之间；一PMOS晶体管，其栅极与源极连接至正电压源，漏极连接至接合垫，基极连接至该列串联二极管的正极。2. 根据权利要求1所述的一种静电放电防护电路，其特征在于，所 述电阻为PMOS晶体管的寄生电阻或附加电阻...

【专利技术属性】
技术研发人员：石俊，王政烈，
申请(专利权)人：和舰科技苏州有限公司，
类型：发明
国别省市：32[中国|江苏]