具有含气隙的镶嵌结构的半导体器件的制造方法技术

提供了一种用于制造具有含气隙的镶嵌结构的半导体器件的方法。该方法包括以下步骤：提供具有第一金属层（Ｍ１）的基本平面层，沉积通道等级介质层（ＶＬ），将通道等级介质层（ＶＬ）形成图案，至少部分蚀刻通道等级介质层（ＶＬ），在所述至少部分蚀刻的通道等级介质层（ＶＬ）上沉积易处理层（ＰＲ），将所述易处理层（ＰＲ）形成图案，沉积第二金属层（Ｍ２），平面化第二金属层（Ｍ２），在平面化所述第二金属层（Ｍ２）后沉积可渗透介质层（ＰＤＬ），通过所述可渗透介质层（ＰＤＬ）以及除去所述易处理层（ＰＲ）以形成气隙（ＡＧ）。

【技术实现步骤摘要】

本专利技术涉及制造含气隙的镶嵌(damascene)结构的半导体器件的方法以及因此制成的半导体器件。向具有更深的亚微米技术(即，包括小于0.35微米的部件尺寸)发展的趋势增加了对多层互连的需要。深亚微米状态的性能越加取决于通信延迟，即典型集成电路上的几百万个门电路和晶体管之间电子信号传输的延迟时间。结果，被动互连结构所导致的电容和电阻效应变得越发重要并必需被良好地控制。解决以上问题的方法是使用低电阻金属(例如，铜)连同金属线之间具有较低介电常数(“低-k介质”)的绝缘材料。低-k介质是介质材料，其呈现基本低于常规介电材料(诸如二氧化硅)的介电常数。基于相当的努力，光学平版印刷技术已能满足使用诸如离轴照射、相移掩模和本领域中已知的其它方法的深亚微米需要。但是，所实现的分辨率增加是以聚焦深度减小为代价的。因此，在中间处理过程中需要高度平面的表面。为了实现高度平面的表面，随着线宽按比例缩小以及使用多层金属，传统金属沉积和照相平版印刷技术变得日益无效。在特别是具有超过3层的现代集成电路的互连层的制造中越来越多地采用化学机械抛光(CMP)。其金属线通常包括高纵横比(例如，线的宽度在0.25μm的量级而高度在1.0μm的量级)。关于CMP的更多细节，请参考US6071809的介绍部分。基于CMP技术的典型半导体制造技术是所谓的镶嵌工艺。镶嵌工艺包括以下步骤在介质层中形成图案，用互连金属填充这些图案，通过抛光除去晶片表面上的多余金属并留下镶嵌的互连金属部件。基本存在两种镶嵌工艺，即单镶嵌和双镶嵌工艺。在单镶嵌工艺中，下部导体形成于基板上并由第一介质层涂覆。通过将第一介质层形成图案和在第一介质层中形成导电插塞而接触下部导体。此后，沉积于第一介质层上的第二介质层被形成图案且在形成图案的第二介质层中形成互连线路金属化。此外，沉积介质，蚀刻结构并填充和平面化金属，从而形成镶嵌金属结构。在使用单镶嵌工艺的制造和互连期间，分开进行每个层，即单镶嵌沟槽等级，继之以单镶嵌通道等级。但是，在双镶嵌工艺中，通过将通道和沟槽在第一介质层中形成图案，形成互连金属线路和导电插塞。此后，通道和沟槽同时用金属填充。双镶嵌工艺提供简单和廉价的制造技术。与铝相比，铜优选用于互连金属化，因为它的电导率相对较高，即电阻较低，且较之许多其它金属较不易受电迁移故障的影响。另一方面，将Cu用作互连金属引发新问题，因为将铜与硅或二氧化硅接触会引起破坏结果。这是因为铜迁移或扩散入二氧化硅，增加漏电流或实际短路相邻导体。因此，必须引入铜导体周围的某些种类的Cu扩散障碍。在以上的镶嵌结构中，内表面(即，通道和沟槽的下部和侧部)通常由Ti、TiN、Ta、TaN、WN或任何合适的障碍金属涂覆。随后，在通过CMP形成镶嵌Cu导体后，Cu导体的上表面通常由一层氮化硅或其它障碍材料加盖。通常使用氮化硅、碳化硅或氮化碳硅，因为它是针对铜的有效的扩散障碍。在US6071809中，示出了典型的现有技术低-k双镶嵌结构，它包括用介质(例如，二氧化硅或低-k介质)在基板上形成的铜导体。氮化物加盖层形成于铜导体上，继之以低-k介质层、蚀刻停止二氧化硅层、第二低-k介质层和硬掩模二氧化硅层。使用标准蚀刻技术，在低-k介质中将通道和沟槽形成图案，并且沉积铜互连金属和任何籽晶及障碍层以形成到导体的连接。加盖层通常由氮化硅构成，而硬掩模层通常由二氧化硅构成。通常，先进的低-k材料具有约2的体积密度k-值(bulk k-value)，而空气具有1的k-值。因此，使用气隙代替低-k材料将显著降低寄生电容。具有气隙的镶嵌结构的一个实例在WO02/19416中示出。如US6071809中描述地制造标准双镶嵌结构。因此，双镶嵌结构包括金属层、作为通道介质(诸如硅氧烷或聚亚芳基醚的低-k介质)的第一介质层、沉积于所述第一介质层上作为具有互连凹槽的构成等级介质的第二介质层(诸如SOG，Nanoglass TM或如SiLK的聚合物)。此外，蚀刻停止层(诸如，SiN)位于第一介质层和第二介质层之间。优选铜Cu的金属填充通道和互连凹槽，形成具有上侧的金属线。在沉积Cu前，障碍和Cu籽晶层设置于通道和互连凹槽的壁上。除去第二介质层，从而填充沟槽等级处的互连凹槽的金属被揭露，即第二介质层用作用于限定金属线的牺牲层。不导电的障碍层(类似氮化硅或碳化硅)设置于揭露的金属线和揭露的蚀刻停止层上。易处理层沉积于蚀刻停止层和金属线上。此后，易处理层向下平面化到金属线的上侧。多孔介质层被旋压到易处理层上，并且易处理层通过多孔介质层被除去或分解以形成气隙。通过固化和烘培步骤获得气隙，并可能辅助以UV处理。多孔介质层的旋压金属包括可以挥发或退化为更小的分子的聚合物，类似于PMMA(聚甲基丙烯酸半酯)、聚苯乙烯和聚乙烯基醇。或者，UV光致抗蚀剂也可用作用于制造气隙的基本材料，且等离子体CVD层或旋压介质层用于多孔介质层。多孔介质层优选包括旋涂工艺中提供的低-k介质，诸如SiLK。等离子体CVD层也可用作多孔介质层。本专利技术的目的在于提供一种更廉价地制造具有镶嵌结构和气隙的半导体器件的方法。该目的是通过如权利要求1所述的具有含气隙的镶嵌的半导体器件的制造方法以及如权利要求8所述的半导体器件来实现的。因此，提供了一种用于制造具有含气隙的镶嵌结构的半导体器件的方法。该方法包括以下步骤提供具有第一金属层的基本平面层，沉积通道等级介质层，将所述通道等级介质层形成图案，至少部分蚀刻所述通道等级介质层，在所述至少部分蚀刻的通道等级介质层上沉积易处理层，将所述易处理层形成图案，沉积第二金属层，平面化第二金属层，在平面化所述第二金属层后沉积可渗透介质层，以及通过所述可渗透介质层除去所述易处理层以形成气隙。因此，与US6071809和WO02/19416中揭示的方法相比，以上制造方法需要较少的处理步骤来制造在沟槽等级具有气隙的半导体器件。因此，实现了更廉价的制造工艺。根据本专利技术的一个方面，所述易处理层是光致抗蚀剂层或具有较低质量的有机聚合物。因此，可以方便地分解该易处理层。根据本专利技术的另一个方面，所述光致抗蚀剂被旋压到所述至少部分蚀刻的通道等级介质层上，形成方便和已知的沉积步骤。根据本专利技术的再一个方面，在平面化所述第二金属层后，沉积进一步的障碍层，从而通过避免Cu原子迁移的扩散障碍层完全密封第一金属层。根据本专利技术的其它方面，所述通道等级介质层的所述图案形成和蚀刻适合于在所述通道等级介质层中提供附加通道孔以便在移除步骤后在通道等级介质层中提供伪金属结构。这些伪金属结构改善了气隙的机械稳定性。根据本专利技术的其它方面，单个CVD反应器被用于执行加热步骤以分解易处理层并用于在后续步骤中沉积沟槽介质层。因此，可省去用于分解易处理层的独立烘箱，以减少所需的装置量并增加生产量。本专利技术还涉及一种具有含气隙的镶嵌结构的半导体器件，它包括具有第一金属层的基本平面层，所述第一金属层上的形成图案并至少部分蚀刻的通道等级介质层，形成图案的易处理层，它沉积在所述至少部分蚀刻的通道等级介质层上，平面化的第二金属层，可渗透介质层，它沉积于所述平面化的第二金属层上，以及至少一个气隙，它借助通过所述可渗透介质层除去所述易处理层而形成。本专利技术的其它方面在从属权利要求中限定。附图本文档来自技高网...

【技术保护点】
一种用于制造具有含气隙（ＡＧ）的镶嵌结构的半导体器件的方法，其特征在于，包括以下步骤：提供具有第一金属层（Ｍ１）的基本平面层，沉积通道等级介质层（ＶＬ），将所述通道等级介质层（ＶＬ）形成图案，至少部分蚀刻所述 通道等级介质层（ＶＬ），在所述至少部分蚀刻的通道等级介质层（ＶＬ）上沉积易处理层（ＰＲ），将所述易处理层（ＰＲ）形成图案，沉积第二金属层（Ｍ２），平面化第二金属层（Ｍ２），在平面化所述第二金属层（Ｍ２ ）后沉积可渗透介质层（ＰＤＬ），以及通过所述可渗透介质层（ＰＤＬ）除去所述易处理层（ＰＲ）以形成气隙（ＡＧ）。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R达阿蒙，GJAM弗尔海登，
申请(专利权)人：IMEC公司，康宁克里克菲利浦电子股份有限公司，
类型：发明
国别省市：BE[比利时]