半导体器件的金属布线及其形成方法技术

本发明专利技术涉及半导体金属布线及其形成方法，根据形成半导体器件的金属布线的方法，形成高度低于接触孔的接触塞，所述接触孔形成在层间绝缘层上，然后在接触塞和层间绝缘层上形成金属布线以完全地填充接触孔的内部，降低了工艺难度、确保了可重现性并改进了电性能。

【技术实现步骤摘要】

本专利技术涉及，更具体涉及具有 低电阻的，以改进电特性。
技术介绍
通常，在半导体器件上形成金属布线用于电连接形成在半导体衬底 上的晶体管或存储单元与周边电路。金属布线形成在层间绝缘层上并通 过接触塞连接晶体管或周边电路。在层间绝缘层上形成接触孔然后在接 触孔内形成接触塞。随着半导体器件集成程度变得越来越高，接触孔的 宽度变得越来越窄。接触孔的深度保持恒定时，其宽度变得更窄，所以 宽深比增加。结果，在用导电物质填充接触孔以在接触孔内形成接触塞 时可以形成空隙。随着接触孔的宽度变得越来越窄，接触孔内部由空隙 占据的比率增加。因此，接触塞的电阻增加。此外，在实施化学和机械 抛光工艺时暴露所述空隙，使得形成导电材料层以填充接触孔，和导电 材料仅保留在接触孔内部。另外，包含在用于抛光工艺的浆料中的H202 渗入空隙，并因此可能过度地除去导电材料层。在这种情况下，在后续 工艺中，金属布线异常地连接到接触塞，因此电阻急剧增加，或金属布 线没有连接到接触塞并因此导致失效。
技术实现思路
根据本专利技术中公开的半导体衬底的金属布线和其形成方法，形成高 度低于接触孔的接触塞，所述接触孔形成在层间绝缘层上，然后在接触 塞和层间绝缘层上形成金属布线。所述方法和装置可具有一种或多种优 点，比如完全地填充接触孔的内部，降低工艺难度，确保可重现性，和改进一种或多种电性能。根据本专利技术一个实施方案的半导体衬底的金属布线包括形成在半导体衬底上方的层间绝缘层上并暴露接合区(bonding region)的接触 孔、形成在接触孔内部并高度低于层间绝缘层的接触塞、形成在层间绝 缘层上并填充接触塞顶部上的接触孔的金属布线、和形成在接触塞和金 属布线之间的接合层。金属布线优选还包括形成在层间绝缘层与半导体衬底之间的蚀刻 掩模。金属布线优选还包括形成在接触塞与层间绝缘层之间的阻挡金属层。优选，在接触孔内接触塞的中部是凹的并且其边缘向上突出。接合层优选为非晶态，并且包括金属硅化物层。金属硅化物层优选 是非晶金属硅化物层，和包括硅化鴒层。根据本专利技术一个实施方案的形成半导体衬底的金属布线的方法包 括以下步骤在半导体衬底上方在层间绝缘层中形成接触孔，在接触孔 内部形成高度低于层间绝缘层的接触塞，在包括接合层的半导体衬底上 形成第一导电层以填充接触塞上的接触孔，和通过图案化第一导电层和 接合层来形成电连接接触塞的金属布线。优选还在层间绝缘层与半导体衬底之间形成蚀刻掩模。形成接触塞的步骤还优选包括在半导体衬底上形成第二导电层以 填充接触孔，和蚀刻在层间绝缘层上的第二导电层以使其仅保留在接触 孔内部。第二导电层优选包括鴒。优选使用回蚀刻工艺来实施蚀刻步骤，优选对第二导电层过度实施 蚀刻工艺，以使其在低于层间绝缘层的高度处保留在接触孔内部。优选地，在形成第二导电层之前，实施沿包括接触塞的层间绝缘层 表面形成阻挡金属层的步骤。优选实施蚀刻工艺直到除去层间绝缘层上的阻挡金属层，并优选在 优选蚀刻第二导电层多于阻挡金属层的条件下实施所述蚀刻工艺。优选通过蚀刻工艺将第二导电层的顶部蚀刻为凹型。接触塞优选保留为层间绝缘层高度的10%~30%。优选接合层形成为非晶态。接合层优选包括金属硅化物层。金属硅 化物层优选包括硅化鴒层。优选使用PVD方法形成接合层。优选使用PVD方法形成第一导电层，并且第一导电层优选包含鵠。 优选在相同的沉积设备中并通过相同的工艺原位形成接合层和第 一导 电层。优选使在其上形成有保护层的第一导电层图案化。优选由相同的材 料形成接触塞和第一导电层，接触孔优选形成在周边电路接合区和源极 接触塞的顶部上。如上所述，接触塞优选形成为高度低于接触孔的高度，所述接触孔 形成在层间绝缘层上，然后在接触塞和层间绝缘层上形成金属布线以完 全填充接触孔的内部，从而提供一种或多种优点，例如降低工艺难度、 确保可重现性、和改进一种或多种电性能。尤其是，在一个实施方案中，在形成接触塞时可以省略化学和机械 抛光工艺，因此可以避免接触塞的过度抛光。此外，在相同的或其它实 施方案中，可以使用金属布线下的金属硅化物层降低金属布线的表面电 阻。以下将参考附图描述本专利技术的优选实施方案。然而，本专利技术不局限 于后面公开的实施方案，并且可以以不同的形式实施，因此本专利技术的范 围不限于以下的实施方案。本专利技术的范围由权利要求限定。同时，当描述一层在另一层"上"时， 一层可直接接触另一层或半 导体衬底，或可以在其间插入一个或多个其它的层。另外，在附图中， 为方便解释，放大每个层的厚度和尺寸。在附图中，相同的附图标记表 示相同的元件。附图说明附图提供对本专利技术的进一步理解并引入作为本申请的一部分，附图 说明本专利技术的实施方案，并与说明书一起辅助解释本专利技术的原理。附图中图1A~1H是说明根据本专利技术实施方案的一种形成半导体器件的金 属布线的方法的截面图。具体实施例方式现在将详细说明本专利技术的优选实施方案，其实施例在附图中说明。参考图1A，在半导体衬底101的隔离区元件上形成隔离层元件103， 并在有源区的一部分上形成接合区105和晶体管或存储单元的栅极(未 显示)。隔离层元件103优选形成在浅沟槽隔离(STI)结构中。在NAND快闪存储器元件的情况下，在单元区上平行形成多个隔离 层元件103,有源区限定为隔离层元件103之间的半导体衬底101。另 外，在半导体衬底101上形成多个字线和选择线(未显示)，以与隔离 层元件103相交，并在字线和选择线之间的半导体衬底101上形成接合 区105。图1A所示的接合区105可以是形成在NAND快闪存储器元件的 漏极选择线之间的漏极。随后在包括接合区105的半导体衬底101上形成蚀刻掩模107和第 一层间绝缘层109。形成蚀刻掩模107，以在后续用于形成接触孔的蚀 刻工艺中发生对准误差时，避免暴露栅极、字线或选择线，并且蚀刻掩 模107称为自对准接触(SAC)绝缘层。该蚀刻掩模107具有与第一层间 绝缘层109不同的蚀刻选择比，并可以形成为氮化物层。然后，随后除去第一层间绝缘层109和蚀刻掩模107，直到暴露接 合区105的程度以形成接触孔111。因为在NAND快闪存储器元件的情 况下，在元件隔离层103之间的半导体衬底101上重复形成漏极105, 接触孔111可以以恒定间隔成行地形成接触孔111。另外，在NAND快 闪存储器元件的情况下，在形成第一层间绝缘层109之前，首先形成源 极接触塞(当前截面图中未显示)，在源极接触塞上形成接触孔111并因此也可以暴露源极接触塞。此外，在周边电路区域中，也可以暴露周边 电路。形成源极接触塞的工艺是现有技术已知的，省略其详细说明。参考图1B,在包括暴露于接触孔111底部的接合区105的第一层间 绝缘层109上形成阻挡金属层113。阻挡金属层113优选是由Ti或TiN 形成的单膜，然而，其可包括含有Ti或TiN的层合膜。参考图1C，在阻挡金属层113上形成第一导电层115以完全填充接 触孔lll。第一导电层115可以由铜、铝、鴒、铂或钌形成，以下将描 述使用钨的情况。优选使用具有极好的阶梯覆盖性的CVD方法、LP-CVD 方法或PE-CVD方法形成第一导电层115，而不是PVD方法。当使用CVD 方法形成第一导电层115时，在形成第一本文档来自技高网...

【技术保护点】
一种半导体器件的金属布线，包括：　接触孔，所述接触孔形成在半导体衬底上的层间绝缘层中并暴露接合区；　接触塞，所述接触塞形成在所述接触孔内部并具有低于所述层间绝缘层的高度；　金属布线，所述金属布线形成在所述层间绝缘层上并填充所述接触塞顶部上的所述接触孔；和　接合层，所述接合层形成在所述接触塞和金属布线之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金恩洙，郑哲谟，洪承希，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]