形成半导体器件的位线的方法技术

本发明专利技术涉及形成半导体器件的方法，包括：在设置在半导体衬底上的第一层间绝缘层内形成接触孔。该接触孔具有由第一层间绝缘层限定的侧壁。在接触孔内提供第一导电层。该第一导电层直接接触限定该接触孔侧壁的第一层间绝缘层。蚀刻第一导电层以在该接触孔内限定凹陷，该凹陷被直接提供在第一导电层上。在该凹陷内提供界面金属层。在该界面金属层上形成第二层间绝缘层。蚀刻该第二层间绝缘层以暴露出界面金属层。在暴露出的界面金属层上沉积第二导电层以形成位线。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，并且更特别地，涉及一种形成半导体器件中的导电结构的方法。
技术介绍
由于半导体器件在尺寸上缩小，因此来自相邻导电组件之间的电容器耦合的RC延迟成为了更严重的问题。这样的RC延迟涉及到位线。在其上形成有包括栅和结区的各种结构的半导体衬底上沉积第一层间绝缘膜。蚀刻第一层间绝缘膜的区域以形成接触孔，通过其暴露出结区。用多晶硅填充接触孔以形成接触插塞。由掺硼的磷硅酸盐玻璃(BPSG)制成的第二层间绝缘膜例如沉积在其中形成了接触插塞的第一层间绝缘膜上。蚀刻第二层间绝缘膜以形成接触孔(即，位线接触)，以暴露出接触插塞。在位线接触孔中和第二层间绝缘膜上沉积阻挡金属膜，例如，Ti/TiN膜。阻挡金属膜覆盖位线接触孔。钨膜沉积在阻挡金属膜上并填充位线接触孔，由此形成钨位线。阻挡金属膜用来覆盖位线接触孔以用作扩散阻挡层并且还利于位线接触插塞与第二层间绝缘膜的粘合。然而，阻挡金属层倾向于比用来填充接触孔的块金属(bulk metal)(例如，钨或铝)具有更高的电阻率。由于半导体器件小型化，因此存储单元和包括位线和位线接触孔的器件中所使用的其它元件的线宽也变小。在100纳米或更小的半导体器件中，第一层间绝缘膜下的元件(即，源、漏和栅)的图案尺寸减小。导电线的图案之间的空间也减少。这些导电线可以是位线、字线、金属线等等。因此，来自这些导电线的耦合电容的RC延迟更明显地降低了器件的操作速度。例如，在闪存器件中，邻近第一位线可能产生耦合电容的导电线可以包括下部字线、相邻的第二和第三位线、覆盖的金属线等等。字线和第一位线由第一层间绝缘膜隔离，然而其间存在第一互电容。而且，邻近第一位线的第二和第三位线也由第二层间绝缘膜彼此电隔离，然而其间存在第二互电容。另外，第一位线和覆盖金属线也由第三层间绝缘膜彼此电隔离，然而其间存在第三互电容。在这些耦合电容中，位线图案的厚度和相邻位线之间的距离是重要的因素。换句话说，为了减小位线间隙，如果减小位线厚度并加宽相邻位线之间的距离则是有利的。如果位线的厚度和相邻位线之间的距离减小，则位线的电阻增大。从而，为了获得最佳条件，两个因素都需要考虑。
技术实现思路
本专利技术提供用于一种半导体器件的制造方法，以减小接触插塞、通孔插塞或导电线(例如，位线)的阻抗。本专利技术的实施例提供，其中将接触孔中设置的第一导电层蚀刻到预定深度；形成界面金属层，然后在该界面金属上形成位线，由此能够避免由阻挡金属层引起的位线电阻增加和电容增加。本专利技术的另一实施例提供，其中同时形成接触孔和位线，由此简化工艺，避免由金属构图引起的等离子体损伤，由此提高单元的可靠性。按照本专利技术的观点，提供一种，包括下列步骤在其上形成有预定结构的半导体衬底上形成第一层间绝缘膜；形成接触孔；在该接触孔内形成第一导电层；将第一导电层蚀刻到预定深度；在蚀刻过的第一导电层上且部分地在该接触孔内形成界面金属层；在整个结构上形成第二层间绝缘膜；蚀刻该第二层间绝缘膜使得暴露出界面金属层；接着沉积第二导电层。按照一个实施例，半导体器件包括具有栅和在栅的一侧的掺杂区域的衬底；在由绝缘层限定的接触孔内提供的用来接触掺杂区域的金属插塞，该金属插塞在接触孔的侧壁接触该绝缘层；以及在接触孔内金属插塞上方提供的界面金属层。在另一个实施例中，形成半导体器件的方法包括在第一绝缘层形成孔以暴露在第一绝缘层下提供的导电结构，该孔具有由第一绝缘层限定的侧壁；至少在该孔被完全填充之前在该孔内提供第一导电层，该第一导电层直接接触限定该孔的侧壁的第一绝缘层；蚀刻该第一导电层以在该接触孔中限定凹陷，该凹陷被直接提供在第一导电层上；在该凹陷内提供界面金属层；在该界面金属层上形成第二绝缘层；蚀刻该第二层间绝缘层以暴露出界面金属层；并在暴露出的界面金属层上沉积第二导电层。用该孔形成接触插塞或通孔插塞。附图说明图1A到1E是显示依照本专利技术实施例的截面图。具体实施例方式将参考附图联系实施例详细描述本专利技术。应理解，本专利技术不限于NAND闪存器件的制造，而是不仅可以应用到采用镶嵌工艺的DRAM和SRAM，而且可以应用到其它实现精细导电电路连线的器件制造技术。然而，在本专利技术中将描述NAND闪存器件作为例子。参照图1A，半导体衬底100具有形成于其上的隔离结构(未示出)。该隔离结构由浅沟槽隔离(STI)工艺形成以限定有源区和场区。具有形成在栅两侧的氧化膜间隙壁的栅图案102形成在半导体衬底100的有源区上。结区(源/漏区)104是由进行杂质注入形成。第一层间绝缘膜106形成在栅和隔离结构上。接触孔形成在第一层间绝缘膜106中，其部分暴露出结区104。在该接触孔内及直接在第一层间绝缘膜106上设置第一导电层108以形成接触插塞。第一导电层108可以由钨(W)、铝(Al)和铜(Cu)中的任何一种或它们的组合形成，也可以由适合的多晶硅形成。由于第一导电层108直接接触第一层间绝缘膜106，不在接触孔的侧壁上提供阻挡金属层(例如，TiN)。该阻挡金属膜通常具有比块金属(第一导电层108)更高的电阻率，所以如果用更多的块金属来填充接触孔则能够降低接触插塞的电阻率。参考图1B，通过使用对第一导电层108具有高蚀刻选择性的蚀刻剂的回蚀工艺蚀刻第一导电层108。在该接触孔内形成接触插塞109，使得该接触插塞109的上部表面大约比该接触孔的上部开口低约100到5000。即，进行该回蚀工艺从而定义在接触插塞109上方具有100到5000的深度的凹陷111。参考图1C，在整个结构上形成界面金属层110，使得完全填充凹陷111，接着以化学机械抛光工艺平坦化。该界面金属层110可以由钛(Ti)或氮化钛(TiN)形成。在包括界面金属层110的整个结构上形成第二层间绝缘膜112。在接触插塞109和第二层间绝缘膜112之间提供界面金属层110以避免在后续退火步骤中第二层间绝缘膜112的“膨胀(blow-up)”或损伤。在接触孔的侧壁上不需要界面金属层110，这是因为在第二层间绝缘膜112的垂直方向上原子的不同定向。图1B和1C的步骤是当单元漏区和NMOS的接触插塞形成时的工艺顺序。当形成单元源区和PMOS的位线接触插塞时，工艺顺序改变。即，该接触孔形成后，直到第一导电层108沉积后，才沉积界面金属层110。参考图1D，在整个结构上形成光致抗蚀剂膜114之后，将光致抗蚀剂膜114蚀刻为预定图案。使用光致抗蚀剂膜114作为掩模蚀刻第二层间绝缘膜112，暴露出界面金属层110。从图中能够看出，第二层间绝缘膜112的蚀刻宽度做得比界面金属层110的更大，以包括不对准的误差容限。参考图1E，除去光致抗蚀剂膜114之后，形成第二导电层116使之与界面金属层110接触。第二导电层116可以由钨(W)、铝(Al)和铜(Cu)中的任何一种或它们的组合形成。如上所述，按照本专利技术的实施例，在接触孔内形成界面金属层。本专利技术的工艺按照现有的镶嵌工艺进行。从而，由于能够同时形成接触和位线，因此能够简化工艺。另外，由于可以避免由金属图案化伴随的干法蚀刻带来的等离子体损伤，因此能够提高单元的可靠性。此外，按照本专利技术的实施例，当蚀刻埋在接触孔里的第一导电层以形成预定深度的凹陷之后，在凹陷中形成界面金属层并且在界面金属层上形成位线，由此可以保持在本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括：在设置于半导体衬底之上的第一层间绝缘层中形成接触孔；在该接触孔内设置第一导电层至少直到该孔被填满；蚀刻该第一导电层从而在该接触孔内定义凹陷，该凹陷被直接设置在第一导电层上；以及 在该凹陷内设置界面金属层从而形成接触插塞。

【技术特征摘要】
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【专利技术属性】
技术研发人员：安正烈，李锡奎，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]