具有耦合带区的非易失性半导体存储器及其制造方法技术

本发明专利技术涉及非易失性半导体存储器及其制造方法。在具有存储单元阵列区和用于给存储单元阵列区提供电压的耦合带区的一种非易失性半导体存储器中，在存储单元阵列区中，沿行方向形成多条字线和多条源极线，并且在两条字线之间形成一条源极线。在耦合带区中，字线和源极线沿行方向延伸并且在不从存储单元阵列区的字线和源极线分离的情况下与其共线，以及每条字线和源极线中具有字线接触和源极线接触。

【技术实现步骤摘要】

本专利技术涉及一种非易失性半导体存储器及其制造方法，更具体地，涉及一种具有耦合带区(strap region)的非易失性半导体存储器(nonvolatilesemiconductor memory device)及其制造方法。
技术介绍
通常，非易失性半导体存储器在其存储单元阵列区处具有字线、源极线和位线。此外，存储单元，例如非易失性存储单元，形成在半导体衬底的存储单元阵列区处，并包括控制栅极、源极区、漏极区等。存储单元的控制栅极、源极区、漏极区等可以沿存储器的行方向或列方向伸展。为施加常规电压给构成存储单元的控制栅极、源极区和漏极区，现时的存储单元普遍包括耦合带区(strap region)。在美国专利No.6,541,324中公开了含有耦合带区的存储单元，此处引入其内容供参考。参考该美国专利，现在来介绍含有耦合带区的传统存储单元。图1为平面图，示出了具有耦合带区的非易失性半导体存储器。详细地，非易失性半导体存储器的耦合带区形成在存储单元阵列区2的一侧，存储单元阵列区2具有隔离区4和有源区3，它们沿列方向来形成并沿行方向彼此交错。另外，沿存储单元阵列区2中的行方向形成字线6和源极线7，并且源极线7形成在相邻的字线6之间。因此，两条字线6和插入其之间的源极线7构成一对存储单元5。正如本
中所通常使用的，术语“源极”可以与“漏极”交换。此外，由于字线6连接到存储单元的控制栅极，所以术语“控制栅极”和“控制栅极线”可以与“字线”交换。在耦合带区1，字线6和源极线7沿行方向延伸。因此，耦合带单元8a和8b形成在耦合带区1的字线6和源极线7上，以通过电接触9a和9b给字线6和源极线7提供常规电压。接触9a表示字线接触，而接触9b是指源极线接触。另外，附图标记8a表示代表字线接触区的耦合带单元，而附图标记8b表示代表源极线接触区的耦合带单元。沿字线6和源极线7的方向形成给接触9a和9b提供常规电压的金属线(未示出)。然而，图1的传统非易失性半导体存储器具有一缺点，即当几何结构在尺寸上变得越来越小时，愈加难以在耦合带区1处可靠地形成电连接。换句话说，当字线6和源极线7变得相互更接近时，在耦合带区1中越来越难形成用于字线6和源极线7的接触9a和9b。此外，当形成字线彼此更接近时，在字线之间可能出现桥接现象(bridge phenomenon)。而且，当使用掩模来形成耦合带区1以包括图1的字线接触部分的图案时，很难在不需要额外的技术，例如实现如此精细分辨率的相移掩模或光学邻近效应校正(OPC)的情况下形成具有字线接触部分的图案的耦合带区。图2为平面图，示出了具有耦合带区的另一传统的非易失性半导体存储器。详细地，非易失性半导体存储器由存储单元阵列区980和耦合带区240组成。存储单元阵列区980具有隔离区160和有源区170，它们沿列方向来形成并沿行方向彼此交错。另外，在存储单元阵列区980处沿行方向形成字线690和源极线570，并且一条源极线570形成在两条字线690之间。在图2中，附图标记860表示位线接触。耦合带区240被分为源极线耦合带单元290和字线耦合带单元280。字线690在耦合带区240中沿行方向延伸，并且源极线570沿行方向延伸大约直到源极线耦合带单元290。特别地，利用具有“S”形缝隙的掩模来形成图2的耦合带区240，如图3和4中所详细描述的。因此，字线690形成为在耦合带区240中具有“L”形状或 形状，并且不连接源极线570。通过设置在耦合带区240的字线690和源极线570上的电接触1020和1040，使常规电压供给存储单元阵列区980的字线690和源极线570。接触1020表示字线接触，而接触1040是指源极线接触。向接触1020和1040提供常规电压的金属线(未示出)形成为沿字线690和源极线570的方向延伸。图3为平面图，示出了用于形成图2的耦合带区的掩模。详细地，利用图3的掩模300形成图2的耦合带区。掩模300具有缝隙(aperture)310和“L”或 形状的突出部(tab)1060。缝隙310是对应于在衬底上要被蚀刻的材料的部分，在利用掩模300进行曝光时通过其来透射光。由于缝隙310是“S”形状的，所以图3的掩模称为“S”形耦合带掩模(strap mask)。掩模300分为用于限定字线耦合带单元280的第一掩模区320、用于限定源极线耦合带单元290的第二掩模区330、以及用于限定存储单元阵列区980的第三掩模区340。图4为示出了利用图3的掩模所形成的耦合带区的平面图。在图4中，与图2和图3的那些附图标记相同的附图标记表示相同的元件。详细地，在利用图3的掩模所形成的耦合带区中，使字线690沿行方向延伸，并使源极线570沿行方向延伸大约直到源极线耦合带单元290。具体地，由于图2的缝隙310在耦合带区处是S形的，所以形成字线690具有“L”或 形状并不连接源极线570。然而，在具有图2、3和4中所示的结构的耦合带区的传统非易失性半导体存储器中，随着几何结构在大小上逐步减小，集成度增加，可能出现桥接现象，其中由于在字线690之间即在控制栅极之间，或在字线690和源极线570之间的留下的蚀刻剩余物(etching residue)，而使字线或源极线相互粘着。此外，传统的非易失性半导体存储器具有耦合带区，该耦合带区具有利用图3的掩模所形成的“L”或 形图案。然而，当利用图3的掩模时，在不利用可能增加制造成本并延长制造次数的额外的技术，例如相移掩模或OPC的情况下，不能形成具有“L”或 形图案的耦合带区。
技术实现思路
本专利技术提供一种具有耦合带区的非易失性半导体存储器，其中可以防止字线之间的桥接现象，以及其中减少了耦合带区的占有面积。此外，本专利技术提供一种制造非易失性半导体存储器的方法，其中可以防止字线之间的桥接现象，以及其中容易形成耦合带区。在一个方面，本专利技术针对一种非易失性半导体存储器，其具有存储单元阵列区和用于给存储单元阵列区提供电压的耦合带区，其中在存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及其中在耦合带区中，字线和源极线沿行方向延伸并且在不与存储单元阵列区的相应字线和源极线分离的情况下与其共线，以及其中耦合带区中的每条字线和源极线分别具有字线接触和源极线接触。在一个实施例中，存储单元阵列区在列方向上具有有源区和隔离区。在另一个实施例中，源极线接触形成在耦合带区的中心部分处。在另一个实施例中，哑有源区形成在耦合带区的源极线接触下面，并且其中哑有源区沿列方向延伸。在另一个实施例中，哑有源区跨单个、或多个源极线接触在列方向延伸。在另一方面，本专利技术针对一种非易失性半导体存储器，其具有存储单元阵列区和用于给存储单元阵列区提供电压的耦合带区，其中在存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及其中在耦合带区中，字线和源极线沿行方向延伸并且在不与存储单元阵列区的相应字线和源极线分离的情况下与其共线，以及其中耦合带区中的每条字线和源极线分别具有字线接触和源极线接触，以及其中在源极线接触的区域中的一部分源极线比存储单元阵列区的一部分源极线宽。在一个实施例中，存储单元阵列区在列方向上具有有源区本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器，其具有存储单元阵列区和用于给该存储单元阵列区提供电压的耦合带区，其中在所述存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及其中在所述耦合带区中，所述字线和所 述源极线沿所述行方向延伸并且与所述存储单元阵列区的相应字线和源极线共线并且没有与其分离，以及其中所述耦合带区中的每条所述字线和所述源极线分别具有字线接触和源极线接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金龙希，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]