制造非易失存储器件的方法和由此获得的存储器件技术

本发明专利技术涉及处理包括双栅叠置体和单个存取栅的非易失存储单元（５０）的方法。该方法结合了以自对准的方式用与源注入分离的漏注入来处理存取栅的方式。本发明专利技术的方法不需要掩模对准灵敏度并且使得可以自对准地对延伸的漏进行注入，用于对存储器件进行擦除。此外，该方法提供了在不使用额外的掩模的情况下以不同的掺杂分别进行漏和源注入的方式。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及非易失半导体存储器领域。非易失存储器(NVM)广泛地用在各种商业上和军事上的电子器件和设备中，例如手提电话、收音机和数字照相机。这些电子器件的市场继续需要具有更低电压、更低功耗和减小的芯片尺寸的器件。闪存或闪存单元包括在控制栅和沟道区之间具有浮栅的MOSFET。随着制造技术的改进，浮栅尺寸已经减小到纳米数量级。这些器件基本上是微型EEPROM单元，其中电子(或空穴)通过贯穿氧化物阻挡层的隧道效应而注入到纳米浮栅中。存储在浮栅中的电荷改变器件阈值电压。在具有极高密度的现代非易失存储器(NVM)的制造中采用了叠层栅极技术。附图说明图1中示出了2晶体管(2-T)闪存EEPROM单元10的示意图。2晶体管(2-T)闪存EEPROM单元10包括存储晶体管或存储器栅极叠置体1和选择晶体管或存取栅2。图2中示出了紧凑型2-T闪存EEPROM单元10的示意剖面图。在这种存储单元10中，存取栅2和存储器栅极叠置体1通过隔离间隔层3而彼此隔开。在典型的2-T闪存单元中，这种隔离是TEOS(TetraethylOrthosilicate-Si(OC2H5)4)-隔离物。栅极叠置体1包括例如可以是浮栅的电荷储存区4、多晶间(inter-poly)电介质5和控制栅6。在WO 03/015152中介绍了制造非易失存储器的方法，该NVM包括存储单元，该存储单元具有第一栅结构11，其具有控制栅12和位于控制栅12与半导体本体14之间的电荷存储区13；以及第二栅结构15，其具有存取栅16，如图3所示。在第一步骤中，在半导体本体14的表面上形成具有控制栅12和电荷存储区13的第一栅结构11，在本专利技术的特定实施例中，该电荷存储区13是浮栅。第一栅结构11包括隧道电介质17、浮栅13、栅极间电介质18和顶层19。用绝缘层21覆盖侧壁20。接着，在第一栅结构11上并与其相邻地淀积相对厚的导电层。然后对导电层进行平坦化，直到暴露出第一栅结构11的顶层19为止。之后，对导电层进行构图，以便形成与第一栅结构11相邻的至少一部分第二栅结构15。导电层的构图包括下列步骤。首先，为了暴露出第一栅结构11的侧壁20的上部22，对平坦化的导电层进行回刻。然后，靠近第一栅结构11的侧壁20的上部22形成隔离物23。在接下来的步骤中，使用隔离物23作为掩模来刻蚀导电层的其余部分。通过这种方式，形成了包括栅极电介质24和存取栅16的第二栅结构15。在对导电层进行构图以便形成第二栅结构15之后，通过离子注入形成轻掺杂的源和漏区(LDD)25。接着，形成另一个隔离物26和高掺杂的源和漏区(HDD)27。在最后步骤中，可以为源和漏区设置硅化物顶层28。通过使用上述方法，可以以相对低的成本形成非常小的存储单元。然而，这种方法的缺点是提供了两个存取栅16，但是优选仅提供一个存取栅16。因此，必须除去第二存取栅16，然而这是很难做到的，因为必须提供额外的掩模和困难的多晶(ploy)-刻蚀。要是能形成仅包含一个存取栅而不是两个存取栅的紧凑型非易失存储单元的话，则这将是有利的。上述方法的另一缺点在于当在源和漏区中需要不同的掺杂时，必须进行额外的掩模步骤。本专利技术的目的是提供一种包括存储器栅叠置体和仅含一个存取栅的紧凑型存储器件及其制造方法。本专利技术的另外目的是在不需要附加掩模步骤的情况下允许在存储器件中对漏区和源区进行不同的掺杂。这个目的是通过根据本专利技术的方法和器件来实现的。本专利技术提供一种用于处理或制造电器件如的方法，该非易失存储单元包括双栅叠置体和单个存取栅。该方法包括提供双栅叠置体，该双栅叠置体具有第一侧壁和与第一侧壁相对的第二侧壁，存取栅将要形成为与第一侧壁相邻；之后，在双栅叠置体上并与其相邻地提供导电层。双栅叠置体可以通过提供隧道氧化物、浮栅或电荷捕获层、层间电介质和控制栅来形成。具有电荷捕获层的电器件和具有浮栅的电器件之间的主要区别在于在具有电荷捕获层的电器件中，电子被俘获在由电荷捕获层如氮化物层中的缺陷引起的能量极小值中。另一方面，在具有浮栅的电器件中，电荷被俘获在浮栅层中，在那里，在不施加外部电压的情况下电荷不能逃离，因为浮栅层被电介质层包围。在具有浮栅的电器件中，在浮栅层内部可以进行横向电荷传输，这在具有电荷捕获层的电器件中则不是这种情况在电荷捕获层的内部，电荷被俘获在基本固定的位置上。双栅叠置体可以用覆盖层覆盖，该覆盖层可以是绝缘层，例如氮化物或氧化物层。淀积到双栅叠置体上的导电层例如可以是多晶硅层。该方法还包括部分地除去与第二侧壁相邻的导电层。部分地除去指的是改变与第二侧壁相邻的导电层的高度。在导电层的部分除去之后，对与第一侧壁相邻和与第二侧壁相邻的导电层都进行回刻，直到基本上完全除去与第二侧壁相邻的导电层为止。然后在与第一侧壁相邻的导电层的其余部分中形成存取栅。本专利技术的方法的优点在于由于自对准工艺，因此降低了掩模对准敏感度，并且更好地限定了存取栅的长度。另一优点是只形成一个存取栅，而在现有技术方法中形成了两个存取栅。导电层其余部分的顶表面可以位于双栅叠置体的层间电介质的水平面下面。这可能是有利的，因为通过这种方式，减轻了控制栅上的高电压的问题。在现有技术的器件中，需要在控制栅和存取栅之间的相对厚的氧化物隔离物，以便防止高电压电平下这些元件之间的电击穿，并且这导致了在电荷捕获层和存取栅之间的厚氧化物隔离物，其进而导致存取栅沟道的相对低的导电率。根据本专利技术的这个方案，可以在不显著增加在控制栅和存取栅之间的电击穿风险的情况下使用电荷捕获层和存取栅之间的相对薄的氧化物隔离物，导致存取栅沟道的更好的导电率。该方法还可以包括在回刻蚀导电层之后淀积掩模层，该掩模层用于掩蔽导电层的其余部分，在那里将要形成具有存取栅长度的存取栅；并且由掩模层形成隔离物，用于限定存取栅的长度。掩模层可包括例如第一掩模层和第二掩模层的叠层，第一掩模层例如可以是氮化物层，第二掩模层例如可以是氧化物层。第一掩模层可适合于朝向第二掩模层被选择性地刻蚀。第一掩模层，例如氮化物层，优选在由第二掩模层例如氧化物层形成隔离物的过程中保护STI。本专利技术的方法还可以包括由第二掩模层形成第一隔离物，并且使用第一隔离物作为硬掩模来部分地除去第一掩模层。其优点是存取栅的长度由第一隔离物的长度来确定。这意味着可以获得存取栅的良好限定的长度，而在使用掩模时由于掩模对准误差将得不到这种效果。使用第一隔离物作为硬掩模而除去第一掩模层将从第一掩模层产生第二隔离物，并且该方法还可以包括使用第二隔离物作为掩模来除去例如刻蚀导电层。在使用第二隔离物作为掩模来除去导电层的过程中，第一隔离物可以保护双栅叠置体的漏区，更特别是，第一隔离物可以完全覆盖两个相邻双栅叠置体之间的漏区。这允许在不提供单独的掩模步骤的情况下对漏区和源区实施不同的掺杂水平，因为可以在回刻导电层之后对漏区进行注入，同时源区仍然被导电层覆盖，并且之后，可以在第二隔离物覆盖漏区的同时对源区进行注入。第一掩模层可具有第一厚度，第二掩模层可具有第二厚度，第一厚度小于第二厚度。这样做的优点是可以获得良好的第一隔离物，例如氧化物隔离物。本专利技术的方法还可以包括除去隔离物。完全除去第一掩模层的优点是存取栅可以被硅化和接触。在本专利技术的实施例中，可以借助刻蚀来本文档来自技高网...

【技术保护点】
一种处理包括双栅叠置体和单个存取栅的电器件（５０）的方法，该方法包括：首先提供具有第一侧壁和第二侧壁的所述双栅叠置体，将要靠近所述第一侧壁形成所述存取栅，所述第二侧壁与所述第一侧壁相对；之后，在所述双栅叠置体上和与其相邻地位 置提供导电层（３８）；之后，部分地除去与所述第二侧壁相邻的所述导电层（３８）；在部分地除去所述导电层（３８）之后，对与所述第一侧壁相邻和与所述第二侧壁相邻的所述导电层（３８）都进行回刻蚀，直到基本上完全除去与所述第二侧壁相邻 的所述导电层（３８）为止，留下所述导电层（３８）的一部分，用于形成与所述第一侧壁相邻的所述存取栅（４４）。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：罗贝尔图斯TF范斯海克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]