具有不同晶格常数材料的半导体结构及其形成方法技术

一种半导体结构（１０），其包括衬底，该衬底含有具有第一晶格常数的第一弛豫半导体材料。半导体器件层（３４）覆盖该衬底，其中，该半导体器件层包括第二弛豫半导体材料（２２），其具有不同于该第一晶格常数的第二晶格常数。此外，在该衬底与该半导体器件层间插入介电层，其中，该介电层插入在该衬底与该半导体器件层之间，其中，该介电层包括安置在该介电层中的循序过渡带，用于在该第一晶格常数与该第二晶格常数间过渡。该循序过渡带包括多个层，该多个层中的邻接层具有不同的晶格常数，邻接层中的一个具有超过形成缺陷所必需的第一临界厚度的第一厚度，邻接层的另一个具有未超过第二临界厚度的第二厚度。该多个层的每一邻接层形成界面，用于促使该过渡带中的缺陷迁移至并终止于该循序过渡带的边缘。还公开了一种制造该半导体结构的方法。

【技术实现步骤摘要】
【国外来华专利技术】
本公开主要涉及半导体，并且更具体地，涉及。
技术介绍
已经公知应变硅(SS)技术相对于体硅可将沟道载流子迁移率增加30-60％。目前，将3.5μm数量级的厚缓变与缓冲层用于SS器件，以在Si晶片上产生具有低螺旋位错(TD)密度的弛豫(relaxed)SiGe。在弛豫SiGe上外延生长的薄应变Si层在应变沟道器件中提供高的载流子迁移率。TD对SS器件性能造成威胁，例如，包括缩短、不希望的泄漏电流等问题。为了解决SS技术中螺旋位错的问题，现有技术包括在半导体结构的沟道区域中插入SiGeC层。插入该SiGeC层抑制了SiGeC/SiGe界面处的TD，其中，该TD沿该界面移动，而不是垂直传播。现有技术还包括在SiGe中插入Si层，和在SiGe中插入氧化层，二者都试图形成TD隔离结构。然而，仍然需要对于这些现有技术的改进。此外，需要应变(strained)沟道器件，因为应变半导体中增强的电荷载流子迁移率导致提高的器件性能。然而，应变半导体器件难于制造，这是由于优选材料(例如，SiGe)的衬底的不可获得性造成的，在该材料上淀积应变层(例如，Si)。已经提出许多技术在常规的Si衬底上制造SiGe的“虚拟衬底”，包括例如，使用渐变的Ge浓度与淀积层的CMP。然而，后者的技术使用晶片边缘终止缺陷，这对于靠近晶片中心的缺陷是有问题的。对于更大直径的晶片，这将变得更加严重。因此，希望一种改进的半导体结构及其制造方法。
技术实现思路
根据本公开的一个实施例，一种半导体结构包括衬底，该衬底包含具有第一晶格常数的第一弛豫半导体材料。半导体器件层覆盖该衬底，其中，该半导体器件层包括具有不同于第一晶格常数的第二晶格常数的第二弛豫半导体材料。最后，介电层插入在该衬底与该半导体器件层之间，其中，该介电层包括循序过渡带(Programmed TransitionZone)，其安置在该介电层中，用于在第一晶格常数和第二晶格常数间过渡。该循序过渡带包括多个层，该多个层中的邻接层具有不同的晶格常数，邻接层中的一个具有超过形成缺陷所必需的第一临界厚度的第一厚度，邻接层的另一个具有未超过第二临界厚度的第二厚度。该多个层的每一邻接层形成界面，用于促使该过渡带中的缺陷迁移至并终止于该循序过渡带的边缘。还公开了一种制造该半导体结构的方法。附图简介本公开公开的实施例通过示例说明，并且不受附图的限制，在附图中，相同的引用号标识相同的元件，其中附图说明图1为根据本公开的一个实施例的半导体结构的一部分的剖视图，该半导体结构将在半导体衬底上制造，并具有第一与第二介电层；图2为在该第二介电层中形成有源区开口后，图1的半导体结构的该部分的剖视图；图3为在该第一介电层中形成衬底孔后，图2的半导体结构的该部分的剖视图；图4为将第一半导体材料淀积至该衬底孔中后，图3的半导体结构的该部分的剖视图；图5为将第二材料淀积在该衬底孔中的第一半导体材料上后，图4的半导体结构的该部分的剖视图，其中，形成了第二材料邻接第一材料的界面；图6为根据本公开的一个实施例，在对于第一与第二介电层选择性地外延淀积了多个材料层，以形成循序过渡带之后，图5的半导体衬底的该部分的剖视图。图7为最上面的半导体器件层平坦化之后，图6的半导体衬底的该部分的剖视图；图8为根据本公开的实施例，在将应变材料层外延淀积在该平坦化的半导体器件层上后，图7的半导体衬底的该部分的剖视图；图9为根据本公开的实施例，在利用半导体器件层和应变材料层制造常规的MOSFET后，图8的半导体衬底的该部分的剖视图；图10为包括利用根据本公开的实施例的方法制造的半导体MOSFET的半导体结构的一部分的剖视图，其在图1至图9中概述；图11根据本专利技术的另一实施例，在平面化的半导体器件层上具有应变材料层的半导体衬底的一部分的剖视图。技术人员明白，图中各元件是出于简明的目的表示，并不一定按比例绘制。例如，图中一些元件的尺寸相对于其它元件可能夸大，以便于理解本公开的各实施例。具体实施例方式根据本公开的实施例，诸如SiGeC或SiC或Si的插入层与T形隔离或反斜面隔离(ISI)的组合为SS器件有效地降低了SiGe基层和对应的应变Si层中的螺旋位错。在一个实施例中，已经显示出SiGe基层中的插入层(例如，iGeC，SiC或Si等)动态地将螺旋位错降低至每平方厘米小于105的数量级，约为1.20μm的逐渐缓变的SiGe/SiGeC层利用空白晶片。此外，通过以有效的方式对于SS器件插入具有“T”形和ISI隔离的层，这些实施例能够获得极大降低的TD，以增大沟槽角度并产生更浅的槽，并且因此降低SiGe基层的厚度，以有效地缩放器件尺寸，并提高SS器件性能和可靠性。因此，本公开的实施例实际上降低了对于厚SiGe缓冲层的需求。此外，该“T”形与ISI隔离方法增加了衬底上有源器件面积，同时降低了SS器件中的缺陷密度。此外，通过分别使用反斜面隔离与T形隔离的更宽角度和更浅的槽，可进一步降低该SiGe基层的厚度。现在参考各个附图，图1为根据本公开的一个实施例在半导体衬底上制造的半导体结构的一部分的剖视图，其具有第一与第二介电层。具体地，半导体结构10的一部分在半导体衬底12上制造，并且分别具有第一介电层和第二介电层(14，16)。可利用半导体器件制造的通用方法，例如LPCVD，PECVD，热氧化法等，淀积或生长该第一与第二介电层(14，16)。在一个实施例中，衬底12包括Si衬底。然而，在替换实施例中，衬底12还可以包括其它材料，例如SiGe、GaAs、InP、AlAs等。此外，对于高质量半导体器件制造，衬底12包括具有非常低的缺陷浓度的弛豫单晶材料。仍然参考图1，介电层16包括一种材料，选择其使得可对于介电层14的材料选择性地蚀刻。例如，在衬底12包括Si的材料系统中，介电层14可包括二氧化硅，具有约为3000-4000埃数量级的厚度，并且介电层16可包括氮化硅，具有约为500埃数量级的厚度。图2为在该第二介电层16中形成有源区开口后，图1的半导体结构的该部分的剖视图。具体地，图2表示在介电层16中选择性地图案化并蚀刻有源区18后的半导体结构10。可利用普通公知的光刻图案化与蚀刻工艺实现介电层16的图案化与蚀刻。图3为在该第一介电层中形成衬底孔后，图2的半导体结构的该部分的剖视图。具体地，图3表示在介电层14中，还在介电层16的有源区开口18的区域中选择性地图案化并蚀刻衬底孔20后的半导体结构10。可利用公知的光刻图案化与蚀刻工艺实现图案化与蚀刻。图4为将第一半导体材料淀积至该衬底孔中后，图3的半导体结构的该部分的剖视图。更具体地，图4表示在衬底孔20中淀积半导体材料22后的半导体结构10。可将材料22外延淀积在衬底孔20中的衬底材料12之上。此外，材料22包括具有不同于衬底材料12的晶格常数的材料。例如，在一个实施例中，衬底材料12包括Si，并且半导体材料22包括SiGe。由于材料22的晶格常数不同于衬底材料12，则在外延淀积材料22时施加了应变。还将材料22淀积至希望的厚度，其中，该希望的厚度超过了形成缺陷的临界厚度，以弛豫形成缺陷23的应变。此外，选择性地进行半导体材料22的淀积，使得没有材料22淀积在介电层14或介电层16上。可利用诸如RPCVD、L本文档来自技高网...

【技术保护点】
一种半导体结构，包括：衬底，包括具有第一晶格常数的第一弛豫半导体材料；覆盖所述衬底的半导体器件层，该半导体器件层包括具有不同于所述第一晶格常数的第二晶格常数的第二弛豫半导体材料；以及介于所述衬底与所述半导体器件层之间 的介电层，该介电层包括循序过渡带，其安置在该介电层中，用于在第一晶格常数和第二晶格常数间过渡，该循序过渡带包括多个层，该多个层中的邻接层具有不同的晶格常数，邻接层中的一个具有超过形成缺陷所必需的第一临界厚度的第一厚度，邻接层的另一个具有未超过第二临界厚度的第二厚度，该多个层的每一邻接层形成界面，用于促使该过渡带中的缺陷迁移至该循序过渡带的边缘。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：刘春丽，亚历山大L巴尔，约翰M格兰特，比希安阮，马里乌斯K奥尔沃夫斯基，塔伯A斯蒂芬斯，泰德R怀特，肖恩G托马斯，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]