在相变存储单元中形成相变层制造技术

相变存储器单元包括半导体主体上相变材料的相变层。硬掩模结构在相变层上形成，且抗蚀掩模在硬掩模结构上形成。硬掩模通过使用抗蚀掩模成形硬掩模结构而形成。相变层使用硬掩模成形。抗蚀掩模在成形相变层之前被去除。

【技术实现步骤摘要】

本专利技术涉及用于制造相变存储器单元的方法。
技术介绍
相变存储器使用在具有不同电特性的两个相之间切换的一类材料，这两个相与材料的两个不同结晶结构相关联，更确切地说是非晶体无序相和晶体或多晶体有序相。因此，这两个相与相当不同的电阻率值相关联。目前，称为硫属化物或硫属化物材料的周期表VI族元素(诸如Te和Se)的合金可有利地用于相变存储器单元。目前最有价值的硫属化物由Ge、Sb和Te的合金(Ge2Sb2Te5)形成，该合金目前广泛用于在可重写盘上存储信息并可用于大容量存储。在硫属化物中，当材料从非晶体(更为电阻性的)相过渡入晶体(更为导电性的)相时电阻率改变两个或多个数量级，反之亦然。相变可通过局部地升温来获得。在150℃以下，两个相都是稳定的。从非晶体状态开始并将温度升至200℃以上，微晶会快速成核，并且如果将材料保持在结晶温度达足够长的时间，它进行相变并变成晶体。为了将硫属化物变回非晶体状态，必须将温度升至熔解温度(约为600℃)以上，然后使该硫属化物快速冷却。制造相变存储器器件时的一个问题涉及使硫属化物层成形的步骤。更确切地，上述步骤包括使用抗蚀掩模，并且可能使用硬掩模。例如，抗蚀掩模可直接在硫属化物层上形成，或者可选地用于由沉积在硫属化物层上的硬掩模层形成硬掩模。一旦从硫属化物层开始已出现了期望硫属化物结构，就需要去除抗蚀掩模和硬掩模。然而，当暴露在蚀刻剂中时硫属化物会较容易损坏，特别会因通常用于去除诸如抗蚀掩模的聚合结构的化学物质而损坏。此外，硫属化物结构的显著侵蚀由蚀刻硫属化物层期间陷于聚合抗蚀掩模中的氯引起。氯原子实际上在聚合物被去除并与硫属化物反应时释放，从而损害硫属化物结构。附图说明为便于理解本专利技术，现在参照所包括的附图描述其较佳实施例，仅作为非限制性示例，其中图1示出在根据本专利技术第一实施例的制造工艺的初始步骤中的半导体器件的整个横截面；图2是图1细节在后续制造步骤中的放大俯视图；图3是沿图2线III-III取得的后续制造步骤中图2细节的横截面图；图4示出与图2相同的后续制造步骤中的视图；图5和6示出与图3相同的后续制造步骤中的视图；图7示出图6细节在后续制造步骤中的俯视图；图8和9示出沿图7线VII-VII取得的后续制造步骤中图7细节的横截面图；图10是图9细节在后续制造步骤中的俯视图；图11示出与图9相同的后续制造步骤中的视图；图12示出与图10相同的后续制造步骤中的视图；图13和14是沿图12线XIII-XIII取得的后续制造步骤中图12细节的横截面图；图15是图1-15器件在最终制造步骤中的整个横截面的视图；图16是相变存储器器件的简化电路图；图17-27是在根据本专利技术第二实施例的工艺的后续制造步骤中半导体器件的整个横截面的视图；图28是沿图27线XXVIII-XXVIII取得的图27器件的横截面图；图29是由根据本专利技术第二实施例的工艺制造的半导体器件的扫描电子显微镜(SEM)俯视图；图30是通过公知工艺制造的半导体器件的SEM俯视图；图31是一实施例的系统示图。具体实施例方式在以下描述中，术语“亚光刻”用于表示比可用当前紫外(UV)光刻技术实现的最小尺寸还要小的线性尺寸，因此是小于100纳米。参看图1，包括例如P型硅的半导体材料的衬底7的晶片1可进行标准前端步骤以形成电路组件和要集成到衬底7中的任何元件。多个选择晶体管(在图1中仅示出其一)可制造于衬底7中的选定位置上，在后续工艺步骤中要在这些选定位置上形成存储元件。在图1的实施例中，选择晶体管是PNP双极晶体管，它具有N-型基极区3、N+-型基极接触区域4和P+-型发射极区域5。电介质区域6使选择器2彼此分开。为了构建选择器，在形成基极区域3之后可沉积和平面化第一电介质层8。在基极区域3的选定区域之上的第一电介质层8中制成开口。在除开口自对准之外使用两个专用掩模的情况下，基极接触区域4和发射极区域5可分别通过N+和P+的植入形成。然后第一电介质层8中的开口由例如Ti/TiN的阻挡层(未示出)覆盖，并在一实施例中用钨填充以形成基极接触件9b和发射极接触件9a。然后，沉积例如不掺硅玻璃(USG)层的第二电介质层20，并于其中直接在发射极接触件9a上制成加热器22。特别地，圆形或椭圆形开口21(图2)首先在发射极接触件9a上的第二电介质层20中形成。例如TiN、TiSiN、TiAlN、TiSiC或WCN的加热层以5-50纳米的亚光刻厚度沉积，以共形地涂覆开口的壁和底部。然后用电介质材料23，最好是形成电介质层20的相同材料填满开口。开口21外部的加热层和电介质材料23可通过化学机械抛光(CMP)去除。因此，加热器22为填充有电介质材料23的杯状区域的形式，并且在图2的俯视图中是圆形或椭圆形的。然后，如图3的放大细节所示，例如是通过等离子增强化学汽相沉积(PECVD)或区域可选化学汽相沉积(SACVD)沉积的不掺杂硅玻璃(USG)或氮化硅的模层27形成，并在一实施例中随后使用掩模蚀刻来切开缝隙28。缝隙28仅与相应加热器22相交一次，如图4所示。如图5所示，诸如二氧化硅的隔离层33共形地沉积在晶片1上，从而部分地填充缝隙28。然后，参看图6，隔离层被深度蚀刻，且隔离片30沿缝隙28的侧壁形成。因而形成具有倾斜壁和亚光刻底部宽度为W的微型沟槽28’。然后，参看图7和8，沉积硫属化物层35(例如在本实例中，是厚度为60纳米的Ge2Sb2Te5)。硫属化物层35填充微型沟槽28’，并在互接触区域接触加热器22。因而，相变存储元件40(由剖面线示出)在微型沟槽28’内硫属化物层35与加热器22的接触区域处形成。因为微型沟槽28’的底部宽度W和加热器22的厚度是亚光刻的，所以限定存储元件的接触区域也具有亚光刻尺寸。如图8所示，沉积最好是Ti/TiN或其它适当材料的阻挡层，以形成覆盖模层27和硫属化物层35的帽结构45。在一实施例中，帽结构45的厚度约为45纳米。接着，参看图9和10，硬掩模结构47沉积在帽结构45上。硬掩模结构47可由比如SiON、SiN或α碳的电介质材料制成。在本文所述的实施例中，硬掩模结构47是SiON的，并且初始厚度T1至少约为100纳米，最好为150纳米。在另一实施例中，硬掩模结构47包括二氧化硅层和/或氮化硅层。随后可在硬掩模结构47上创建抗蚀掩模48(图11)，而硬掩模结构47实质上在微型沟槽28’上。更确切地，抗蚀掩模48包括与位线方向BL(与图9中的膜垂直)平行的直线部分，并覆盖相应对准的微型沟槽28’。如图11所示，硬掩模结构47使用抗蚀掩模48成形，以形成硬掩模50，其一部分也与微型沟槽28’上的位线方向BL平行。然后在蚀刻帽结构45和硫属化物层35之前，通过光刻胶剥离来去除抗蚀掩模48(图12和13)。因而，在一些实施例中，Cl或陷于聚合结构(例如抗蚀掩模48)内的其它反应物质或化合物的反作用被基本消除，并且不再可用于在后续步骤中与暴露的硫属化物部分反应。在光刻胶剥离期间，仅部分地暴露帽结构45，但在任何情形中最终被损坏的部分仍然可在后来去除。参照图14，帽结构45和硫属化物层35使用硬掩模50进行蚀刻。从而创建电阻位线51，这些电阻位线51与位线方向BL平行、并包括帽结构45’和硫属化本文档来自技高网...

【技术保护点】
一种方法，包括：在半导体主体上形成相变材料的相变层；在所述相变层上创建硬掩模结构；在所述硬掩模结构上创建抗蚀掩模；通过使用所述抗蚀掩模成形所述硬掩模结构来形成硬掩模；去除所述抗蚀掩模；以及在去 除所述抗蚀掩模之后使用所述硬掩模成形所述相变层；。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M马吉斯特雷蒂，P佩特鲁扎，
申请(专利权)人：奥沃尼克斯股份有限公司，
类型：发明
国别省市：US[美国]